JPH06350353A

JPH06350353A - 増幅回路

Info

Publication number: JPH06350353A
Application number: JP5166313A
Authority: JP
Inventors: Satoshi Kayama; 聡香山
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1993-06-12
Filing date: 1993-06-12
Publication date: 1994-12-22

Abstract

(57)【要約】【目的】ＭＥＳＦＥＴからなる高利得の増幅回路を実
現する。この結果、メモリ集積回路装置のセンスアンプ
等の素子数を削減し、その低コスト化を図る。【構成】メモリ集積回路装置のセンスアンプ等を構成
するインバータ型増幅回路を、そのゲートに負電位のバ
イアス電圧Ｖｇｂによってバイアスされた入力信号Ｖｉ
ｎを受けサブスレッショルド領域で動作する駆動ＦＥＴ
Ｑ２と、そのソースがダイオードＤ１を介して駆動ＦＥ
ＴＱ２のドレインに結合されそのゲートが直接駆動ＦＥ
ＴＱ２のドレインに結合されることでサブスレッショル
ド領域で動作する負荷ＦＥＴＱ１とを基本に構成する。
これにより、駆動ＦＥＴＱ１のドレイン電流を入力信号
Ｖｉｎつまりそのゲートソース間電圧に対して指数関数
的に変化させることができるとともに、このドレイン電
流の対数的な変化に対して負荷ＦＥＴＱ１のドレインソ
ース間電圧をほぼ線形に変化させ、結果的に駆動ＦＥＴ
Ｑ２のドレイン側における出力信号Ｖｏｕｔａの電位を
入力信号Ｖｉｎに対してほぼ線形に変化させることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、増幅回路に関し、例
えば、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍ
ｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴ
ｒａｎｓｉｓｔｏｒ：金属酸化物半導体型電界効果トラ
ンジスタ）等の絶縁ゲート型電界効果トランジスタある
いはガリウム砒素（ＧａＡｓ）等の金属化合物半導体か
らなるＭＥＳＦＥＴ（ＭｅｔａｌＳｅｍｉｃｏｎｄｕ
ｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓ
ｔｏｒ）を基本構成とするメモリ集積回路装置等のセン
スアンプに利用して特に有効な技術に関するものであ
る。

【０００２】

【従来の技術】ＭＯＳＦＥＴ又はＭＥＳＦＥＴを基本構
成とするメモリ集積回路装置がある。また、このような
メモリ集積回路装置のセンスアンプ等に用いられ、その
ゲートに入力信号を受ける駆動ＦＥＴとそのドレイン側
に設けられる負荷抵抗又は負荷ＦＥＴとを含むいわゆる
インバータ型増幅回路がある。

【０００３】インバータ型増幅回路については、例え
ば、１９７９年、コロナ社発行の『集積回路工学
（２）』第１３８頁〜第１３９頁等に記載されている。

【０００４】

【発明が解決しようとする課題】上記インバータ型増幅
回路は、図１０又は図１１に例示されるように、そのゲ
ートに入力信号Ｖｉｎを受ける駆動ＦＥＴＱ５０と、こ
の駆動ＦＥＴのドレイン側に設けられる負荷抵抗Ｒ５又
は負荷ＦＥＴＱ５１とを含む。周知のように、これらの
インバータ型増幅回路の電圧増幅度Ａｖは、図１０の場
合において、Ａｖ＝−ｇｍＲ５となり、図１１の場合において、Ａｖ＝−｛（Ｗ₅₁／Ｌ₅₁）／（Ｗ₅₀／Ｌ₅₀）｝^1/2 となるが、いずれの場合においてもその値はせいぜい３
ないし１０倍つまり１０ないし２０ｄＢ（デシベル）程
度の小さなものとなる。したがって、大きな利得を得る
ためには複数個のインバータ型増幅回路を直列結合せざ
るを得ず、これによってセンスアンプ等の素子数が増大
する。なお、上式において、ｇｍは駆動ＦＥＴＱ５０の
コンダクタンスであり、Ｗ₅₀及びＷ₅₁ならびにＬ₅₀及び
Ｌ₅₁は、それぞれ駆動ＦＥＴＱ５０及び負荷ＦＥＴＱ５
１のゲート幅及びゲート長を表す。また、｛（Ｗ₅₁／Ｌ
₅₁）／（Ｗ₅₀／Ｌ₅₀）｝^1/2は、（Ｗ₅₁／Ｌ₅₁）／（Ｗ
₅₀／Ｌ₅₀）の平方根を表す。以下の数式においても同様
である。

【０００５】この発明の目的は、ＭＯＳＦＥＴ又はＭＥ
ＳＦＥＴからなる高利得の増幅回路を実現することにあ
る。この発明の他の目的は、メモリ集積回路装置のセン
スアンプ等の素子数を削減し、その低コスト化を図るこ
とにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、メモリ集積回路装置等のセン
スアンプを構成するインバータ型増幅回路を、そのゲー
トに入力信号を受けサブスレッショルド領域で動作する
駆動ＦＥＴと、そのソースがダイオードを介して駆動Ｆ
ＥＴのドレインに結合されそのゲートが直接駆動ＦＥＴ
のドレインに結合されることでサブスレッショルド領域
で動作する負荷ＦＥＴとを基本に構成する。また、この
ようなインバータ型増幅回路の入力側に、駆動ＦＥＴの
ゲートにサブスレッショルド領域で動作させるための所
定のバイアス電圧を与えつつ入力信号を伝達する入力バ
ッファを設け、その出力側に、比較的大きな駆動能力を
有し駆動ＦＥＴのドレイン電圧を後段回路に伝達する出
力バッファを設ける。さらに、このような一対のインバ
ータ型増幅回路を差動結合することによって差動増幅回
路を構成し、インバータ型増幅回路の入力ノード及び出
力ノード間に帰還抵抗を設けることによっていわゆるト
ランスインピーダンス型増幅回路を構成する。

【０００８】

【作用】上記手段によれば、駆動ＦＥＴのドレイン電流
を入力信号つまりそのゲートソース間電圧に対して指数
関数的に変化させることができるとともに、このドレイ
ン電流の対数的な変化に対して負荷ＦＥＴのドレインソ
ース間電圧をほぼ線形に変化させ、結果的に駆動ＦＥＴ
のドレイン側における出力信号の電位を入力信号に対し
てほぼ線形変化させることができる。これにより、単一
構造をもって比較的大きな利得を有するインバータ型増
幅回路を実現できるため、メモリ集積回路装置のセンス
アンプ等の素子数を削減し、その低コスト化を図ること
ができる。一方、インバータ型増幅回路の入力側に入力
バッファを設けることで、駆動ＦＥＴをサブスレッショ
ルド動作させるためのバイアス電圧の供与と入力信号の
伝達とを同時に実現し、その出力側に出力バッファを設
けることで、サブスレッショルド動作する駆動ＦＥＴの
駆動能力を拡大し、増幅回路の駆動能力を高めることが
できる。さらに、このようなインバータ型増幅回路をも
とに、高利得の差動増幅回路又はトランスインピーダン
ス型増幅回路を構成できる。

【０００９】

【実施例】図１には、この発明が適用されたインバータ
型増幅回路の一実施例の基本回路図が示されている。ま
た、図２には、図１のインバータ型増幅回路の一実施例
の電流電圧特性図が示され、図３には、その一実施例の
入出力特性図が示されている。これらの図をもとに、こ
の実施例のインバータ型増幅回路の基本的構成及び動作
ならびにその特徴について説明する。なお、この実施例
のインバータ型増幅回路は、特に制限されないが、後述
する応用例の形をもって、ＭＥＳＦＥＴを基本構成とす
るメモリ集積回路装置のセンスアンプとして機能する。
図１の各回路素子は、メモリ集積回路装置の図示されな
い他の回路素子とともに、ガリウム砒素等の金属化合物
半導体からなる１個の半導体基板上に形成される。以下
の実施例において、図示されるＭＥＳＦＥＴは、特に制
限されないが、すべてデプレッション型のＮチャンネル
ＭＥＳＦＥＴである。

【００１０】図１において、この実施例のインバータ型
増幅回路は、駆動ＦＥＴＱ２とこの駆動ＦＥＴのドレイ
ン側に設けられる負荷ＦＥＴＱ１とを含む。このうち、
駆動ＦＥＴＱ２のソースは接地電位Ｖｓｓに結合され、
そのゲートには、所定のバイアス電圧Ｖｇｂによってバ
イアスされた入力信号Ｖｉｎが供給される。一方、負荷
ＦＥＴＱ１のドレインは電源電圧Ｖｄｄに結合され、そ
のソースは、ショットキーバリアダイオードＤ１（第１
のダイオード）のアノードに結合される。このダイオー
ドＤ１のカソードは、駆動ＦＥＴＱ２のドレインに結合
され、負荷ＦＥＴＱ１のゲートは、ダイオードＤ１のカ
ソードつまり駆動ＦＥＴＱ２のドレインに結合される。
駆動ＦＥＴＱ１のドレインつまりダイオードＤ１のカソ
ードにおける電位は出力信号Ｖｏｕｔａとされ、負荷Ｆ
ＥＴＱ１のソースつまりダイオードＤ１のアノードにお
ける電位は出力信号Ｖｏｕｔｂとされる。

【００１１】この実施例において、駆動ＦＥＴＱ２のゲ
ートに与えられるバイアス電圧Ｖｇｂは、その絶対値が
駆動ＦＥＴＱ２のしきい値電圧より大きくかつ駆動ＦＥ
ＴＱ２を完全なオフ状態とはしない所定の負電位とされ
る。このため、駆動ＦＥＴＱ２は、ウィークリーなオン
状態となり、いわゆるサブスレッショルド領域で動作す
るものとされる。周知のように、サブスレッショルド領
域で動作する駆動ＦＥＴＱ２のドレイン電流つまりサブ
スレッショルド電流Ｉｄｓは、そのドレインソース間電
圧Ｖｄｓを一定とするとき、次の数式１により表され
る。

【数１】Ｉｄｓ＝ＩｄｓｏＷｇｅｘｐ｛ｑ（Ｖｇｓ−Ｖｔｈ）／ＮｓｋＴ｝ここで、Ｖｔｈは、駆動ＦＥＴＱ２のしきい値電圧であ
り、Ｗｇはそのゲート幅、Ｖｇｓはそのゲートソース間
電圧である。また、Ｉｄｓｏは、駆動ＦＥＴＱ２にしき
い値電圧Ｖｔｈに相当するゲートソース間電圧Ｖｇｓが
与えられるときのドレイン電流であり、Ｎｓは比例係数
である。さらに、ｅｘｐは指数関数を表し、ｑは素電荷
量、ｋはボルツマン定数、Ｔは絶対温度である。

【００１２】一方、サブスレッショルド領域で動作する
駆動ＦＥＴＱ２のドレイン電流は、図２に例示されるよ
うに、その対数値ｌｏｇＩｄｓを縦軸にとりドレインソ
ース間電圧Ｖｄｓを横軸にとるとき、所定の範囲内にお
いてほぼ線形つまり直線に近い右上がりの曲線を描き、
その絶対値は、上記数式１から明らかなように、ゲート
ソース間電圧Ｖｇｓの絶対値に反比例して等間隔で大き
くなる。

【００１３】次に、ダイオードＤ１の順方向電流Ｉｄ
は、次の数式２で表される。

【数２】Ｉｄ＝ＩｓＷｅｘｐ（ｑＶＤ／ｎｋＴ）ここで、Ｉｓは、ダイオードＤ１の逆方向飽和電流であ
り、Ｗはその電極幅、ＶＤはその順方向電圧、ｎはその
理想因子と呼ばれる比例係数である。

【００１４】言うまでもなく、駆動ＦＥＴＱ２のサブス
レッシホルド電流ＩｄｓとダイオードＤ１の順方向電流
Ｉｄは一致し、Ｉｄｓ＝Ｉｄなる関係にある。したがって、ダイオードＤ１の順方向
電圧ＶＤは、上記数式１及び数式２から、

【数３】ＶＤ＝｛ｎＮｓｋＴ／ｑ（ｎ＋Ｎｓ）｝ｌｎ（ＩｄｓｏＷｇ／ＩｓＷ） −ｎＶｔｈ／（ｎ＋Ｎｓ）となり、駆動ＦＥＴＱ１のゲートソース電圧Ｖｇｓによ
らないほぼ一定な値となって、この順方向電圧ＶＤを絶
対値とする負電位−ＶＤが負荷ＦＥＴＱ１のゲートソー
ス間電圧Ｖｇｓとして印加される。なお、数式３におい
て、ｌｎ（ＩｄｓｏＷｇ／ＩｓＷ）は、ＩｄｓｏＷｇ／
ＩｓＷの自然対数値を表す。

【００１５】この実施例において、上記数式３により得
られるダイオードＤ１の順方向電圧ＶＤは、負荷ＦＥＴ
Ｑ１のしきい値電圧Ｖｔｈの絶対値より大きくかつ負荷
ＦＥＴＱ１を完全なオフ状態とはしない所定の値とされ
る。このため、負荷ＦＥＴＱ１は、ウィークリーなオン
状態となり、やはりサブスレッショルド領域で動作する
ものとされる。したがって、負荷ＦＥＴＱ１のドレイン
電流とダイオードＤ１の順方向電圧ＶＤを含むドレイン
ソース電圧Ｖｄｓとの関係は、図２に例示されるよう
に、駆動ＦＥＴＱ２の場合とは対称的な右下がりの負荷
曲線を描くものとなる。このことは、駆動ＦＥＴＱ２の
ゲートソース電圧Ｖｇｓの中心値つまりバイアス電圧Ｖ
ｇｂを例えば−０．３６Ｖとして駆動ＦＥＴＱ２の動作
点を図２のＰ点に設定した場合、まずそのドレイン電流
つまりサブスレッショルド電流Ｉｄｓがゲートソース間
電圧Ｖｇｓに対して指数関数的に変化するとともに、こ
のドレイン電流の対数的な変化に対して負荷ＦＥＴＱ１
のドレインソース間電圧Ｖｄｓが線形変化することを示
すものであって、結果的には、図３に例示されるよう
に、駆動ＦＥＴＱ２のドレインにおける出力信号Ｖｏｕ
ｔａの電位が、入力信号つまりはバイアス電圧Ｖｇｂと
入力信号Ｖｉｎの和として得られるゲートソース電圧Ｖ
ｇｓに対して線形変化することを示すものである。

【００１６】ところで、この実施例のインバータ型増幅
回路のＰ点における電圧利得は、例えば駆動ＦＥＴＱ２
及び負荷ＦＥＴＱ１のゲート長及びゲート幅ならびにダ
イオードＤ１の電極長及び電極幅をそれぞれ１．５μｍ
（マイクロメートル）及び５０μｍとするとき、３０倍
つまり３０ｄＢ程度の大きなものとなる。この結果、Ｍ
ＥＳＦＥＴからなりかつ単一構造をもって比較的大きな
利得を有するインバータ型増幅回路を実現できるため、
メモリ集積回路装置のセンスアンプ等の素子数を削減
し、その低コスト化を図ることができるものである。な
お、インバータ型増幅回路の利得は、例えば駆動ＦＥＴ
Ｑ２のゲート幅を負荷ＦＥＴＱ１のゲート幅より大きく
することで、さらに大きくすることが可能である。ま
た、ダイオードＤ１のアノード電位として得られる出力
信号Ｖｏｕｔｂが、Ｖｏｕｔｂ＝Ｖｏｕｔａ＋ＶＤとなることは言うまでもない。

【００１７】図４には、この発明が適用されたインバー
タ型増幅回路の第２の実施例の基本回路図が示されてい
る。同図をもとに、この発明が適用されたインバータ型
増幅回路のもう一つの実施例の基本的構成及び動作なら
びにその特徴について説明する。なお、この実施例のイ
ンバータ型増幅回路は、前記図１の実施例を基本的に踏
襲するものであるため、これと異なる部分について説明
を追加する。

【００１８】図４において、この実施例のインバータ型
増幅回路は、そのアノードが駆動ＦＥＴＱ２のソースに
結合されるダイオードＤ２（第２のダイオード）を含
む。このダイオードＤ２のカソードは、接地電位Ｖｓｓ
に結合される。

【００１９】この実施例において、ダイオードＤ２は、
負荷ＦＥＴＱ１のソースと駆動ＦＥＴＱ２のドレインと
の間に設けられるダイオードＤ１と同一の特性を持つべ
く設計される。また、駆動ＦＥＴＱ２のゲートには、そ
の基準電位を接地電位Ｖｓｓとする入力信号Ｖｉｎが供
給される。これにより、駆動ＦＥＴＱ２は、そのゲート
にダイオードＤ２の順方向電圧を絶対値とする負電位を
受ける形となり、サブスレッショルド領域で動作する。

【００２０】つまり、この実施例の場合、駆動ＦＥＴＱ
２は、そのソース側にダイオードＤ２が設けられること
で、特定のバイアス電圧を必要とすることなくサブスレ
ッショルド動作するものとなり、これによってインバー
タ型増幅回路の構成を簡素化することができる。また、
前述のように、ダイオードＤ２はダイオードＤ１と同一
の特性を持つべく設計されるため、図２に示した駆動Ｆ
ＥＴＱ２としての電流電圧特性は負荷ＦＥＴＱ１として
の電流電圧特性に近づき、これによってインバータ型増
幅回路の線形性を高めることができるものとなる。

【００２１】図５には、図１のインバータ型増幅回路を
応用した増幅回路の第１の実施例の回路図が示されてい
る。同図をもとに、図１のインバータ型増幅回路の第１
の応用例について説明する。なお、以下の応用例として
掲げられる増幅回路は、特に制限されないが、ＭＥＳＦ
ＥＴを基本構成とするメモリ集積回路装置に含まれ、そ
のセンスアンプとして作用する。

【００２２】図５において、この実施例の増幅回路は、
そのゲートに入力信号Ｖｉｎを受けるＦＥＴＱ３を含
む。このＦＥＴＱ３のドレインは、ＦＥＴＱ２を介して
電源電圧Ｖｄｄに結合され、そのソースは、３個のＦＥ
ＴＱ４〜Ｑ６を介して接地電位Ｖｓｓに結合される。こ
のうち、ＦＥＴＱ２及びＱ６のゲートは、そのソースに
それぞれ共通結合され、ＦＥＴＱ４及びＱ５のゲート
は、そのドレインにそれぞれ共通結合される。これによ
り、ＦＥＴＱ２及びＱ６は定電流源として作用し、その
コンダクタンス定数をＫとするとき、

【数４】Ｉｄ＝ＫＶｔｈ² なるドレイン電流Ｉｄを流す。

【００２３】一方、ＦＥＴＱ４及びＱ５は、そのゲート
及びドレインが共通結合されることで言わばダイオード
形態とされ、そのドレインソース間電圧Ｖｄｓは、その
ドレイン電流をＩｄとしそのコンダクタンス定数をＫ'
とするとき、

【数５】Ｖｄｓ＝Ｖｔｈ＋（Ｖｔｈ²＋２Ｉｄ／Ｋ' ）^1/2 となる。上記数式４に示されるように、ＦＥＴＱ４及び
Ｑ５のドレイン電流Ｉｄは、定電流源であるＦＥＴＱ２
及びＱ６によって得られ、Ｉｄ＝ＫＶｔｈ² とされる。したがって、上記数式５は、Ｖｄｓ＝Ｖｔｈ＋（Ｖｔｈ²＋２Ｖｔｈ²Ｋ／Ｋ' ）^1/2 となるが、ＦＥＴＱ４及びＱ５のしきい値電圧Ｖｔｈが
負の値であることを考慮し、ＦＥＴＱ２及びＱ６のコン
ダクタンス定数Ｋを、Ｋ＝１．５Ｋ' とすべく設計することで、Ｖｄｓ＝Ｖｔｈとなるように設定することができる。

【００２４】この実施例の増幅回路は、さらに、そのゲ
ートがＦＥＴＱ５のソースつまり内部ノードｎｂに結合
される駆動ＦＥＴＱ９を含む。この駆動ＦＥＴＱ９のド
レインつまり内部ノードｎｃは、負荷ＦＥＴＱ８及びダ
イオードＤ３を介して電源電圧Ｖｄｄに結合され、その
ソースつまり内部ノードｎｄは、３個のＦＥＴＱ１０〜
Ｑ１２を介して接地電位Ｖｓｓに結合されるとともに、
ＦＥＴＱ７を介して電源電圧Ｖｄｄに結合される。負荷
ＦＥＴＱ８のゲートは、ダイオードＤ３のカソードつま
り駆動ＦＥＴＱ９のドレインに結合される。また、ＦＥ
ＴＱ７及びＱ１２のゲートは、そのソースにそれぞれ共
通結合され、ＦＥＴＱ１０及びＱ１１のゲートは、その
ドレインにそれぞれ共通結合される。これにより、ＦＥ
ＴＱ７及びＱ１２はともに定電流源として作用し、ＦＥ
ＴＱ１０及びＱ１１はともにダイオード形態とされて、
内部ノードｎｄにおける電位とＦＥＴＱ３のソースつま
り内部ノードｎａにおける電位とを一致させるべく作用
する。

【００２５】前述のように、駆動ＦＥＴ９のゲートは内
部ノードｎｂに結合され、ＦＥＴＱ４及びＱ５のドレイ
ンソース間電圧Ｖｄｓつまりレベルシフト電圧は、とも
に、Ｖｄｓ＝Ｖｔｈとされる。このため、駆動ＦＥＴＱ９のゲートソース電
圧Ｖｇｓつまり内部ノードｎｂと内部ノードｎａ及びｎ
ｄとの間の直流電位は、Ｖｇｓ＝−２Ｖｔｈとなる。これにより、ＦＥＴＱ２〜Ｑ６は、駆動ＦＥＴ
Ｑ９のゲートに上式のゲートソース間電圧Ｖｇｓに相当
する負電位のバイアス電圧を与えつつ入力信号Ｖｉｎを
伝達する入力バッファとして作用するものとなる。ま
た、駆動ＦＥＴＱ９は、そのゲートに負電位のバイアス
電圧が与えられることでサブスレッショルド領域で動作
し、図１の駆動ＦＥＴＱ２に対応するものとなる。さら
に、負荷ＦＥＴＱ８は、そのゲートにダイオードＤ３の
順方向電圧に相当する負電位のゲートソース間電圧が与
えられることで同様にサブスレッショルド領域で動作
し、図１の負荷ＦＥＴＱ１に対応するものとなる。

【００２６】駆動ＦＥＴＱ９のドレインつまり内部ノー
ドｎｃは、出力バッファを構成するＦＥＴＱ１４のゲー
トに結合される。このＦＥＴＱ１４のドレインは、ＦＥ
ＴＱ１３を介して電源電圧Ｖｄｄに結合され、そのソー
スは、ダイオードＤ４及びＦＥＴＱ１５を介して接地電
位Ｖｓｓに結合される。ＦＥＴＱ１３及びＱ１５のゲー
トは、そのソースにそれぞれ共通結合される。また、ダ
イオードＤ４のカソードつまりＦＥＴＱ１５のドレイン
は増幅回路の出力ノードＶｏｕｔに結合され、その電位
は、この実施例の増幅回路の出力信号Ｖｏｕｔとしてメ
モリ集積回路装置の図示されない後段回路に供給され
る。これにより、ＦＥＴＱ１３及びＱ１５は、定電流源
として作用し、特にＦＥＴＱ１５は、ＦＥＴＱ１４に対
する定電流源負荷として作用する。また、ダイオードＤ
４は、出力ノードＶｏｕｔにおける出力信号の直流電位
をその順方向電圧分だけシフトとする。

【００２７】この実施例において、増幅回路の中心とな
る駆動ＦＥＴＱ９はサブスレッショルド領域で動作する
ため、その実質的な駆動能力は比較的小さなものとされ
る。ところが、この実施例では、ＦＥＴＱ１３〜Ｑ１５
ならびにダイオードＤ４からなる出力バッファが比較的
大きな駆動能力を持つべく設計され、これによって増幅
回路としての駆動能力が高められるものとなる。

【００２８】図６には、図１のインバータ型増幅回路を
応用した増幅回路の第２の実施例の回路図が示されてい
る。同図をもとに、図１のインバータ型増幅回路の第２
の応用例について説明する。なお、この実施例は、前記
図５の実施例を基本的に踏襲するものであるため、これ
と異なる部分についてのみ説明を追加する。

【００２９】図６において、この実施例の増幅回路は、
その入力ノードつまりＦＥＴＱ３のゲートとその出力ノ
ードＶｏｕｔとの間に設けられる帰還抵抗Ｒ１を含み、
いわゆるトランスインピーダンス型増幅回路として機能
する。

【００３０】この実施例において、駆動ＦＥＴＱ９のソ
ースつまり内部ノードｎｄは、ＦＥＴＱ３のソースつま
り内部ノードｎａに直接結合されるとともに、ＦＥＴＱ
１６及びダイオードＤ５を介して接地電位Ｖｓｓに結合
される。また、ＦＥＴＱ１６のゲートは、ダイオードＤ
５のカソードつまり接地電位Ｖｓｓに結合されるととも
に、ＦＥＴＱ１６及びダイオードＤ５は、負荷ＦＥＴＱ
８及びダイオードＤ３とそれぞれ同一サイズで形成され
る。これにより、ＦＥＴＱ１６は、負電位のゲートソー
ス間電圧を受けてサブスレッショルド領域で動作し、負
荷ＦＥＴＱ８と同一のドレイン電流を流すべく作用す
る。この結果、駆動ＦＥＴＱ９のドレイン電流が内部ノ
ードｎｄ及びｎａからＦＥＴＱ６に流れ込むのを防止
し、駆動ＦＥＴＱ９のゲートに安定したバイアス電圧を
与えることができる。なお、駆動ＦＥＴＱ９のドレイン
電流がＦＥＴＱ６のドレイン電流に比べて無視できる程
度に小さい場合、ＦＥＴ１６及びダイオードＤ５は省略
することができる。

【００３１】図７には、図１のインバータ型増幅回路を
応用した増幅回路の第３の実施例の回路図が示されてい
る。同図をもとに、図１のインバータ型増幅回路の第３
の応用例について説明する。なお、この実施例の増幅回
路は、前記図５及び図６の実施例を基本的に踏襲するも
のであるため、これらの実施例と異なる部分についての
み説明を追加する。

【００３２】図７において、この実施例の増幅回路は、
そのソースが共通結合される３個の駆動ＦＥＴＱ１７な
いしＱ１９を含む。これらの駆動ＦＥＴの共通結合され
たソースは、入力バッファを構成するＦＥＴＱ３のソー
スつまり内部ノードｎａに結合されるとともに、図６の
ＦＥＴＱ１６及びダイオードＤ５に対応するＦＥＴＱ２
０及びダイオードＤ６を介して接地電位Ｖｓｓに結合さ
れる。

【００３３】駆動ＦＥＴＱ１８のドレインつまり内部ノ
ードｎｅは、負荷ＦＥＴＱ８及びダイオードＤ３を介し
て電源電圧Ｖｄｄに結合される。また、駆動ＦＥＴＱ１
７のドレインは、インダクタンスＬ２を介して駆動ＦＥ
ＴＱ１８のドレインに結合されるとともに、インダクタ
ンスＬ１及び抵抗Ｒ３ならびにキャパシタＣ１を介して
接地電位Ｖｓｓに結合される。さらに、駆動ＦＥＴＱ１
９のドレインは、インダクタンスＬ３を介して駆動ＦＥ
ＴＱ１８のドレインに結合されるとともに、キャパシタ
Ｃ３を介して増幅回路の出力ノードＶｏｕｔに結合され
る。

【００３４】一方、駆動ＦＥＴＱ１７のゲートは、抵抗
Ｒ２及びインダクタンスＬ４を介して入力バッファを構
成するＦＥＴＱ６のドレインつまり内部ノードｎｂに結
合され、駆動ＦＥＴＱ１８のゲートは、インダクタンス
Ｌ５を介して駆動ＦＥＴＱ１７のゲートに結合される。
また、駆動ＦＥＴＱ１９のゲートは、インダクタンスＬ
６を介して駆動ＦＥＴＱ１８のゲートに結合されるとと
もに、抵抗Ｒ４及びキャパシタＣ２を介して接地電位Ｖ
ｓｓに結合される。

【００３５】これらの結果、駆動ＦＥＴＱ１７ないしＱ
１９は、サブスレッショルド領域で動作し、いわゆる３
段構造の進行波増幅回路を構成する。周知のように、進
行波増幅回路では、駆動ＦＥＴＱ１７ないしＱ１９の出
力が同一位相差をもって合成されるため、この実施例の
増幅回路は広帯域増幅回路として機能する。なお、イン
ダクタンスＬ１〜Ｌ６は、特に制限されないが、金属配
線層が蛇行配置されてなるいわゆるマイクロストリップ
線路により実現される。

【００３６】図８には、この発明が適用された差動増幅
回路の一実施例の基本回路図が示されている。同図によ
り、この実施例の差動増幅回路の基本的構成及び動作な
らびにその特徴について説明する。なお、この実施例の
差動増幅回路は、特に制限されないが、後述する応用例
の形をもって、ＭＥＳＦＥＴを基本構成とするメモリ集
積回路装置のセンスアンプとして機能する。また、この
実施例は、前記図１ないし図７の実施例を基本的に踏襲
するものであるため、これらの実施例と異なる部分につ
いてのみ説明を追加する。

【００３７】図８において、この実施例の差動増幅回路
は、そのソースが共通結合される一対の駆動ＦＥＴＱ２
３及びＱ２４を含む。これらの駆動ＦＥＴの共通結合さ
れたソースつまり内部ノードｎｆは、ＦＥＴＱ２５及び
ダイオードＤ９を介して接地電位Ｖｓｓに結合される。
ＦＥＴＱ２５のゲートは、ダイオードＤ９のカソードつ
まり接地電位Ｖｓｓに結合される。これにより、ＦＥＴ
Ｑ２５は、サブスレッショルド領域で動作し、ダイオー
ドＤ９とともに定電流源を構成する。

【００３８】駆動ＦＥＴＱ２３のゲートには、バイアス
電圧Ｖｇｂによってバイアスされた非反転入力信号Ｖｉ
ｎＰが供給される。また、そのドレインは、負荷ＦＥＴ
Ｑ２１及びダイオードＤ７を介して電源電圧Ｖｄｄに結
合されるとともに、差動増幅回路の反転出力ノードＶｏ
ｕｔＮに結合される。同様に、駆動ＦＥＴＱ２４のゲー
トには、バイアス電圧Ｖｇｂによってバイアスされた反
転入力信号ＶｉｎＮが供給される。また、そのドレイン
は、負荷ＦＥＴＱ２２及びダイオードＤ８を介して電源
電圧Ｖｄｄに結合されるとともに、差動増幅回路の非反
転出力ノードＶｏｕｔＰに結合される。

【００３９】この実施例において、バイアス電圧Ｖｇｂ
は、その絶対値が駆動ＦＥＴ２３及びＱ２４のしきい値
電圧より大きくかつこれらの駆動ＦＥＴを完全なオフ状
態としないような所定の負電位とされる。また、ダイオ
ードＤ７及びＤ８は、その絶対値が負荷ＦＥＴＱ２１及
びＱ２２のしきい値電圧の絶対値より大きくかつこれら
の負荷ＦＥＴを完全なオフ状態としないような所定の順
方向電圧を持つべく設計される。これにより、駆動ＦＥ
ＴＱ２３及びＱ２４は、ともにサブスレッショルド領域
で動作して図１の駆動ＦＥＴＱ２に対応するものとさ
れ、負荷ＦＥＴＱ２１及びＱ２２は、ともにサブスレッ
ショルド領域で動作して図１の負荷ＦＥＴＱ１に対応す
るものとされる。この結果、この実施例の増幅回路はい
わゆる差動増幅回路として機能し、その非反転出力ノー
ドＶｏｕｔＰ及び反転出力ノードＶｏｕｔＮには、非反
転入力信号ＶｉｎＰ及び反転入力信号ＶｉｎＮの差分に
その電圧利得を乗じた比較的大振幅の差動出力信号が得
られる。

【００４０】図９には、図８の差動増幅回路を応用した
増幅回路の一実施例の回路図が示されている。同図によ
り、図８の差動増幅回路の応用例について説明する。な
お、この実施例の増幅回路は、ＭＥＳＦＥＴを基本構成
とするメモリ集積回路装置に含まれ、そのセンスアンプ
として作用する。また、図９に示されるＦＥＴＱ２１〜
Ｑ２５ならびにダイオードＤ７〜Ｄ９は、前記図８のＦ
ＥＴＱ２１〜Ｑ２５ならびにダイオードＤ７〜Ｄ９にそ
れぞれそのまま対応する。

【００４１】図９において、この実施例の増幅回路は、
そのゲートに非反転入力信号ＶｉｎＰを受けるＦＥＴＱ
２７と、このＦＥＴＱ２７のドレイン側及びソース側に
それぞれ設けられるＦＥＴＱ２６ならびにＦＥＴＱ２８
〜Ｑ３０とを含む。ＦＥＴＱ２６及びＱ３０のゲート
は、そのソースにそれぞれ共通結合され、ＦＥＴＱ２８
及びＱ２９のゲートは、そのドレインにそれぞれ共通結
合される。また、ＦＥＴＱ２７のソースつまりＦＥＴＱ
２８のドレインは、差動形態とされる駆動ＦＥＴＱ２３
及びＱ２４の共通結合されたソースに結合され、ＦＥＴ
Ｑ２９のソースつまりＦＥＴＱ３０のドレインは、駆動
ＦＥＴＱ２３のゲートに結合される。これにより、ＦＥ
ＴＱ２６ないしＱ３０は、図５のＦＥＴＱ２ないしＱ６
にそれぞれそのまま対応し、駆動ＦＥＴＱ２３のゲート
に所定の負電位のバイアス電圧を与えつつ非反転入力信
号ＶｉｎＰを伝達するための入力バッファを構成する。
駆動ＦＥＴＱ２４のゲートには、図示されない前段回路
から所定の負電位によってバイアスされた反転入力信号
ＶｉｎＮが供給される。

【００４２】この実施例の差動増幅回路は、さらに、そ
のゲートが駆動ＦＥＴＱ２４のドレインつまり駆動ＦＥ
Ｔ２３及びＱ２４からなる差動回路の非反転出力ノード
ｎｉに結合されるＦＥＴＱ３５と、そのゲートが駆動Ｆ
ＥＴＱ２３のドレインつまり上記差動回路の反転出力ノ
ードｎｈに結合されるＦＥＴＱ３２とを含む。このう
ち、ＦＥＴＱ３５のドレインは、電流源を構成するＦＥ
ＴＱ３４を介して電源電圧Ｖｄｄに結合され、そのソー
スは、ダイオードＤ１１を介して差動増幅回路の非反転
出力ノードＶｏｕｔＰに結合される。非反転出力ノード
ＶｏｕｔＰは、定電流源負荷となるＦＥＴＱ３７を介し
て接地電位Ｖｓｓに結合される。同様に、ＦＥＴＱ３２
のドレインは、電流源を構成するＦＥＴＱ３１を介して
電源電圧Ｖｄｄに結合され、そのソースは、ダイオード
Ｄ１０を介して差動増幅回路の反転出力ノードＶｏｕｔ
Ｎに結合される。反転出力ノードＶｏｕｔＮは、定電流
源負荷となるＦＥＴＱ３３を介して接地電位Ｖｓｓに結
合される。

【００４３】これにより、ＦＥＴＱ３１〜Ｑ３３及びダ
イオードＤ１０ならびにＦＥＴＱ３４〜Ｑ３７及びダイ
オードＤ１１は、図５に示されるＦＥＴＱ１３〜Ｑ１５
及びダイオードＤ４にそれぞれそのまま対応し、一対の
出力バッファを構成する。この結果、差動増幅回路の非
反転出力ノードＶｏｕｔＰ及び反転出力ノードＶｏｕｔ
Ｎには、非反転入力信号ＶｉｎＰ及び反転入力信号Ｖｉ
ｎＮの差分に対応した差動出力信号が得られるととも
に、これらの出力バッファの駆動能力に応じて非反転出
力ノードＶｏｕｔＰ及び反転出力ノードＶｏｕｔＮにお
ける差動増幅回路の後段回路に対する駆動能力が高めら
れるものとなる。

【００４４】以上の複数の実施例に示されるように、こ
の発明をＭＥＳＦＥＴを基本構成とするメモリ集積回路
装置のセンスアンプ等に用いられる増幅回路に適用する
ことで、次のような作用効果が得られる。すなわち、（１）インバータ型増幅回路を、そのゲートに入力信号
を受けサブスレッショルド領域で動作する駆動ＦＥＴ
と、そのソースがダイオードを介して駆動ＦＥＴのドレ
インに結合されかつそのゲートが直接駆動ＦＥＴのドレ
インに結合されることでサブスレッショルド領域で動作
する負荷ＦＥＴとを基本に構成することで、駆動ＦＥＴ
のドレイン電流を入力信号つまりそのゲートソース間電
圧に対して指数関数的に変化させることができるととも
に、このドレイン電流の対数的な変化に対して負荷ＦＥ
Ｔのドレインソース間電圧をほぼ線形に変化させ、結果
的に駆動ＦＥＴのドレイン側における出力信号の電位を
入力信号に対してほぼ線形に変化させることができると
いう効果が得られる。

【００４５】（２）上記（１）項により、単一構造をも
って比較的大きな利得を有するインバータ型増幅回路を
実現できるという効果が得られる。（３）上記（１）項及び（２）項において、インバータ
型増幅回路の入力側に、駆動ＦＥＴのゲートにサブスレ
ッショルド領域で動作させるための所定のバイアス電圧
を与えつつ入力信号を伝達する入力バッファを設け、そ
の出力側に、比較的大きな駆動能力を有し駆動ＦＥＴの
ドレイン電圧を後段回路に伝達する出力バッファを設け
ることで、駆動ＦＥＴをサブスレッショルド動作させる
ためのバイアス電圧の供与と入力信号の伝達とを同時に
実現できるとともに、サブスレッショルド動作する駆動
ＦＥＴの駆動能力を拡大し、インバータ型増幅回路の駆
動能力を高めることができるという効果が得られる。

【００４６】（４）上記（１）項〜（３）項において、
一対のインバータ型増幅回路を差動結合し又はインバー
タ型増幅回路の入力ノード及び出力ノード間に帰還抵抗
を設けることによって、高利得の差動増幅回路又はトラ
ンスインピーダンス型増幅回路を構成できるという効果
が得られる。（５）上記（１）項〜（４）項により、ＭＥＳＦＥＴを
基本構成とするメモリ集積回路装置のセンスアンプ等の
素子数を削減し、その低コスト化を図ることができると
いう効果が得られる。

【００４７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図５において、駆動ＦＥＴＱ９のソースは、図６と
同様に、入力バッファを構成するＦＥＴＱ３のソースつ
まり内部ノードｎａに直接結合してもよい。この場合、
ＦＥＴＱ７ならびにＱ１０〜Ｑ１２からなるバイアス回
路は、図６のＦＥＴＱ１６及びダイオードＤ５からなる
電流源に置き換える必要がある。図５及び図６におい
て、インバータ型増幅回路は、そのソースが駆動ＦＥＴ
Ｑ９のソースに結合される図４のダイオードＤ２を含む
ことができる。この場合、入力バッファを構成するＦＥ
ＴＱ３のソース側にも同様なダイオードを設ける必要が
ある。

【００４８】各実施例において、ＦＥＴはデプレッショ
ン型であることを必須条件としないし、ＮチャンネルＭ
ＥＳＦＥＴであることを必須条件ともしない。また、負
荷ＦＥＴ及び駆動ＦＥＴのソース側に設けられる第１及
び第２のダイオードは、複数のダイオードに置き換える
ことができるし、駆動ＦＥＴ及び負荷ＦＥＴをサブスレ
ッショルド領域で動作させるための方法も、種々の実施
形態を採りうる。電源電圧Ｖｄｄ及び接地電位Ｖｓｓ
は、その絶対値を任意に設定できるし、例えばＶｄｄを
接地電位としＶｄｄを負の電源電圧として入れ換えるこ
ともできる。各増幅回路は、ＭＯＳＦＥＴを基本に構成
することができるし、駆動ＦＥＴ及び負荷ＦＥＴを含む
増幅回路の基本部分をＭＥＳＦＥＴにより構成し、入力
バッファや出力バッファのみをＭＯＳＦＥＴによって構
成してもよい。さらに、各実施例における増幅回路の具
体的な構成や実測例として掲げられた電圧及び定数等の
具体的な数値は、これらの実施例による制約を受けな
い。

【００４９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるメモ
リ集積回路装置のセンスアンプとして用いられるインバ
ータ型増幅回路及び差動増幅回路に適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、各種のアナログ集積回路装置等の同様な増幅回路に
も適用できる。この発明は、少なくともＦＥＴを基本構
成とする増幅回路ならびにこのような増幅回路を含む半
導体装置に広く適用できる。

【００５０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メモリ集積回路装置等のセ
ンスアンプを構成するインバータ型増幅回路を、そのゲ
ートに入力信号を受けサブスレッショルド領域で動作す
る駆動ＦＥＴと、そのソースがダイオードを介して駆動
ＦＥＴのドレインに結合されそのゲートが直接駆動ＦＥ
Ｔのドレインに結合されることでサブスレッショルド領
域で動作する負荷ＦＥＴとを基本に構成する。また、こ
のようなインバータ型増幅回路の入力側に、駆動ＦＥＴ
のゲートにサブスレッショルド領域で動作させるための
所定のバイアス電圧を与えつつ入力信号を伝達する入力
バッファを設け、その出力側に、比較的大きな駆動能力
を有し駆動ＦＥＴのドレイン電圧を後段回路に伝達する
出力バッファを設ける。さらに、このような一対のイン
バータ型増幅回路を差動結合することによって差動増幅
回路を構成し、インバータ型増幅回路の入力ノード及び
出力ノード間に帰還抵抗を設けることによっていわゆる
トランスインピーダンス型増幅回路を構成する。これに
より、駆動ＦＥＴのドレイン電流を入力信号つまりその
ゲートソース間電圧に対して指数関数的に変化させるこ
とができるとともに、このドレイン電流の対数的な変化
に対して負荷ＦＥＴのドレインソース間電圧をほぼ線形
変化させ、結果的に駆動ＦＥＴのドレイン側における出
力信号の電位を入力信号に対してほぼ線形変化させるこ
とができる。この結果、単一構造をもって比較的大きな
利得を有するインバータ型増幅回路を実現できるため、
メモリ集積回路装置のセンスアンプ等の素子数を削減
し、その低コスト化を図ることができる。一方、インバ
ータ型増幅回路の入力側に入力バッファを設けること
で、駆動ＦＥＴをサブスレッショルド動作させるための
バイアス電圧の供与と入力信号の伝達とを同時に実現で
きるとともに、その出力側に出力バッファを設けること
で、サブスレッショルド動作する駆動ＦＥＴの駆動能力
を拡大することができる。さらに、このようなインバー
タ型増幅回路をもとに、高利得の差動増幅回路を構成
し、あるいはトランスインピーダンス型増幅回路を構成
することができる。

【図面の簡単な説明】

【図１】この発明が適用されたインバータ型増幅回路の
第１の実施例を示す基本回路図である。

【図２】図１のインバータ型増幅回路の一実施例を示す
電流電圧特性図である。

【図３】図１のインバータ型増幅回路の一実施例を示す
入出力特性図である。

【図４】この発明が適用されたインバータ型増幅回路の
第２の実施例を示す基本回路図である。

【図５】図１のインバータ型増幅回路を応用した増幅回
路の第１の実施例を示す回路図である。

【図６】図１のインバータ型増幅回路を応用した増幅回
路の第２の実施例を示す回路図である。

【図７】図１のインバータ型増幅回路を応用した増幅回
路の第３の実施例を示す回路図である。

【図８】この発明が適用された差動増幅回路の一実施例
を示す基本回路図である。

【図９】図８の差動増幅回路を応用した増幅回路の一実
施例を示す回路図である。

【図１０】従来のインバータ型増幅回路の一例を示す回
路図である。

【図１１】従来のインバータ型増幅回路の他の一例を示
す回路図である。

【符号の説明】

Ｑ１〜Ｑ３７・・・デプレッション型ＭＥＳＦＥＴ、Ｑ
５０〜Ｑ５１・・・エンハンスメント型ＭＥＳＦＥＴ、
Ｄ１〜Ｄ１１・・・ショットキーバリアダイオード、Ｒ
１〜Ｒ５・・・抵抗、Ｌ１〜Ｌ６・・・インダクタン
ス、Ｃ１〜Ｃ３・・・キャパシタ。

Claims

【特許請求の範囲】

【請求項１】そのゲートに入力信号を受けサブスレッ
ショルド領域で動作する駆動ＦＥＴと、上記駆動ＦＥＴ
のドレイン側に設けられサブスレッショルド領域で動作
する負荷ＦＥＴとを含むことを特徴とする増幅回路。
【請求項２】上記負荷ＦＥＴは、デプレッション型Ｆ
ＥＴであって、上記増幅回路は、そのアノードが上記負
荷ＦＥＴのソースに結合されそのカソードが上記負荷Ｆ
ＥＴのゲート及び上記駆動ＦＥＴのドレインに結合され
る第１のダイオードを含むものであることを特徴とする
請求項１の増幅回路。
【請求項３】上記駆動ＦＥＴは、デプレッション型Ｆ
ＥＴであって、上記増幅回路は、そのアノードが上記駆
動ＦＥＴのソースに結合される第２のダイオードを含む
ものであることを特徴とする請求項１又は請求項２の増
幅回路。
【請求項４】上記増幅回路は、上記駆動ＦＥＴのゲー
トにサブスレッショルド領域で動作させるための所定の
バイアス電圧を与えかつ上記駆動ＦＥＴのゲートに上記
入力信号を伝達する入力バッファと、比較的大きな駆動
能力を有し上記駆動ＦＥＴのドレイン電圧を後段回路に
伝達する出力バッファとを含むものであることを特徴と
する請求項１，請求項２又は請求項３の増幅回路。
【請求項５】上記増幅回路は、その入力ノード及び出
力ノード間に設けられる帰還抵抗を含むトランスインピ
ーダンス型増幅回路であることを特徴とする請求項１，
請求項２，請求項３又は請求項４の増幅回路。
【請求項６】上記増幅回路は、そのソースが共通結合
されることで差動形態とされる一対の上記駆動ＦＥＴ
と、上記一対の駆動ＦＥＴのドレイン側にそれぞれ設け
られる一対の上記負荷ＦＥＴと、上記一対の駆動ＦＥＴ
の共通結合されたソース側に設けられる定電流源とを含
む差動増幅回路であることを特徴とする請求項１，請求
項２，請求項３又は請求項４の増幅回路。