JPH06350654A - クロック同期制御検証装置 - Google Patents
クロック同期制御検証装置Info
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- JPH06350654A JPH06350654A JP5142114A JP14211493A JPH06350654A JP H06350654 A JPH06350654 A JP H06350654A JP 5142114 A JP5142114 A JP 5142114A JP 14211493 A JP14211493 A JP 14211493A JP H06350654 A JPH06350654 A JP H06350654A
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- digital
- synchronization control
- clock synchronization
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/0091—Transmitter details
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】デジタル変調部が生成したデジタルデータにデ
ジタル的に任意の位相誤差を与え、アナログに変換する
必要をなくし、したがってＤ／Ａ変換器、Ａ／Ｄ変換器
を必要としないクロック同期制御検証装置の実現をはか
る。 【構成】符号間干渉を押さえるためのフィルタ（４−
１、４−２）をデジタルフィルタで構成し、そのフィル
タ係数の組を、インパルス応答上で時間軸に添ってずら
した形で、複数組用意して、その中の一組を選択するよ
うな係数制御手段（９）を設ける。このように、フィル
タのフィルタ係数を選択することで、デジタル信号に位
相ずれを任意に与える。
ジタル的に任意の位相誤差を与え、アナログに変換する
必要をなくし、したがってＤ／Ａ変換器、Ａ／Ｄ変換器
を必要としないクロック同期制御検証装置の実現をはか
る。 【構成】符号間干渉を押さえるためのフィルタ（４−
１、４−２）をデジタルフィルタで構成し、そのフィル
タ係数の組を、インパルス応答上で時間軸に添ってずら
した形で、複数組用意して、その中の一組を選択するよ
うな係数制御手段（９）を設ける。このように、フィル
タのフィルタ係数を選択することで、デジタル信号に位
相ずれを任意に与える。
Description
【０００１】
【産業上の利用分野】本発明は、通信装置の送受信デー
タ処理におけるクロック制御の検証法に関する。
タ処理におけるクロック制御の検証法に関する。
【０００２】
【従来の技術】デジタル移動通信の重要な技術としてク
ロック同期制御の技術がある。クロック同期制御の動作
確認のためには受信信号の位相を変えてテストする必要
があるが、デジタル変調装置が生成したデジタル変調デ
ータをそのまま復調装置に入力したのでは受信信号の位
相が変わらないので、クロック制御の確認が行え無かっ
た。
ロック同期制御の技術がある。クロック同期制御の動作
確認のためには受信信号の位相を変えてテストする必要
があるが、デジタル変調装置が生成したデジタル変調デ
ータをそのまま復調装置に入力したのでは受信信号の位
相が変わらないので、クロック制御の確認が行え無かっ
た。
【０００３】したがって従来は、デジタル変調装置が生
成したデジタル変調データを一旦、Ｄ／Ａ変換器でアナ
ログ信号に変換し、これをＡ／Ｄ変換器で位相誤差を与
えてデジタル信号にして、クロック同期の確認を行って
いた。
成したデジタル変調データを一旦、Ｄ／Ａ変換器でアナ
ログ信号に変換し、これをＡ／Ｄ変換器で位相誤差を与
えてデジタル信号にして、クロック同期の確認を行って
いた。
【０００４】図８（ａ）、（ｂ）にベースバンド送受信
装置のモデムの従来例である。図８（ａ）はデジタル変
調部であり、図８（ｂ）は受信装置である。この図に沿
って従来のクロック同期制御検証の方法を説明する。
装置のモデムの従来例である。図８（ａ）はデジタル変
調部であり、図８（ｂ）は受信装置である。この図に沿
って従来のクロック同期制御検証の方法を説明する。
【０００５】デジタル入力信号からＩ／Ｑ分離部１０
１、差動符号化マッピング部１０２、ルートコサインロ
ールオフフィルタ（以降ＲＣＲＯＦフィルタ）部１０３
−１、１０３−２によってデジタル変調データが生成さ
れ、Ｄ／Ａ変換器１１０−１、１１０−２によってアナ
ログ信号に変換される。そしてこのアナログデータは、
クロック同期制御を確認するためにそのままＡ／Ｄ変換
器１１１−１、１１１−２に入力され、ＲＣＲＯＦフィ
ルタ部１０４−１、１０４−２、検波回路１０５、判定
回路１０６、Ｉ／Ｑ合成部１０７をへて復調される。こ
のとき検波回路１０５出力から受信クロック再生回路１
０８によって受信クロック成分が抽出され、クロックの
再生が行われ、Ａ／Ｄ変換器１１１−１、１１１−２の
Ａ／Ｄクロックの変更によりクロック位相の調整が行わ
れる。クロック位相の調整が正しく行われたかどうかの
判定は、誤り率計を使用して誤り率を調べることによっ
て判定する。
１、差動符号化マッピング部１０２、ルートコサインロ
ールオフフィルタ（以降ＲＣＲＯＦフィルタ）部１０３
−１、１０３−２によってデジタル変調データが生成さ
れ、Ｄ／Ａ変換器１１０−１、１１０−２によってアナ
ログ信号に変換される。そしてこのアナログデータは、
クロック同期制御を確認するためにそのままＡ／Ｄ変換
器１１１−１、１１１−２に入力され、ＲＣＲＯＦフィ
ルタ部１０４−１、１０４−２、検波回路１０５、判定
回路１０６、Ｉ／Ｑ合成部１０７をへて復調される。こ
のとき検波回路１０５出力から受信クロック再生回路１
０８によって受信クロック成分が抽出され、クロックの
再生が行われ、Ａ／Ｄ変換器１１１−１、１１１−２の
Ａ／Ｄクロックの変更によりクロック位相の調整が行わ
れる。クロック位相の調整が正しく行われたかどうかの
判定は、誤り率計を使用して誤り率を調べることによっ
て判定する。
【０００６】この従来の方法ではハードウェア上で確認
するため、動作が正常でないとき、クロック再生回路の
どこが悪いのかを見つけるのが難しいという難点があっ
た。また、実際にハードウェアを作らないとクロックの
位相を変えることができないため、任意の位相誤差をク
ロックに与える事が難しく、時間と費用が掛かると言う
問題がある。
するため、動作が正常でないとき、クロック再生回路の
どこが悪いのかを見つけるのが難しいという難点があっ
た。また、実際にハードウェアを作らないとクロックの
位相を変えることができないため、任意の位相誤差をク
ロックに与える事が難しく、時間と費用が掛かると言う
問題がある。
【０００７】
【発明が解決しようとする課題】本発明はこのような事
情を考慮して、ハードウェアを特別に構築しなくても、
デジタル変調手段が生成したデジタルデータを、そのま
ま復調手段に入力するだけで任意の位相誤差を与えるこ
とができ、アナログに変換する必要がなく、したがって
Ｄ／Ａ変換器、Ａ／Ｄ変換器を必要としないクロック同
期制御検証装置の実現をはかる。
情を考慮して、ハードウェアを特別に構築しなくても、
デジタル変調手段が生成したデジタルデータを、そのま
ま復調手段に入力するだけで任意の位相誤差を与えるこ
とができ、アナログに変換する必要がなく、したがって
Ｄ／Ａ変換器、Ａ／Ｄ変換器を必要としないクロック同
期制御検証装置の実現をはかる。
【０００８】
【課題を解決するための手段】符号間干渉を押さえるた
めのフィルタリング手段と、信号を復調するための検波
手段と、検波手段の検波出力信号を判定する手段と、検
波手段の検波出力のアイパタンの位相ずれを検出する手
段を備えたデジタルベースバンド信号受信装置のクロッ
ク同期制御検証装置において、フィルタリング手段をデ
ジタルフィルタで構成し、そのフィルタ係数の組を複数
用意し、係数制御手段を設け、その中の一組を選択する
ことにより、検証に用いる任意の位相ずれを発生させ
る。
めのフィルタリング手段と、信号を復調するための検波
手段と、検波手段の検波出力信号を判定する手段と、検
波手段の検波出力のアイパタンの位相ずれを検出する手
段を備えたデジタルベースバンド信号受信装置のクロッ
ク同期制御検証装置において、フィルタリング手段をデ
ジタルフィルタで構成し、そのフィルタ係数の組を複数
用意し、係数制御手段を設け、その中の一組を選択する
ことにより、検証に用いる任意の位相ずれを発生させ
る。
【０００９】
【作用】デジタル信号の位相ずれを、フィルタリング手
段のフィルタ係数を選択することで、デジタル的に任意
に与えることができる。これにより、データをアナログ
に変換する必要がなく、したがってＤ／Ａ変換器、Ａ／
Ｄ変換器を用いる必要がなく、ソフトウェアでクロック
同期制御の検証がシミュレーションできるため、クロッ
ク制御の検証を容易に、迅速に実現できる。
段のフィルタ係数を選択することで、デジタル的に任意
に与えることができる。これにより、データをアナログ
に変換する必要がなく、したがってＤ／Ａ変換器、Ａ／
Ｄ変換器を用いる必要がなく、ソフトウェアでクロック
同期制御の検証がシミュレーションできるため、クロッ
ク制御の検証を容易に、迅速に実現できる。
【００１０】
【実施例】図１（ａ）、（ｂ）に本発明の一実施例とし
てベースバンド送受信装置のモデムのブロック図を示し
た。図１（ａ）はデジタル変調部であり、図１（ｂ）は
受信装置である。
てベースバンド送受信装置のモデムのブロック図を示し
た。図１（ａ）はデジタル変調部であり、図１（ｂ）は
受信装置である。
【００１１】図１（ａ）で、１はデジタル入力をＩ、Ｑ
に分離するＩ／Ｑ分離部、２は差動符号化マッピング
部、３は符号間干渉を押さえるために掛けられるＲＣＲ
ＯＦフィルタ部、図１（ｂ）で、４は受信側で掛けるＲ
ＣＲＯＦフィルタ部、５は変調データを復調する検波回
路、６は復調した受信データが“１”か“０”かを判定
する判定回路、７はＩチャネルデータ、Ｑチャネルデー
タを合成してもとのデータを再生するＩ／Ｑ合成回路、
８派受信データより受信クロック成分を抽出する受信ク
ロック再生回路、９はＲＣＲＯＦフィルタの係数制御部
である。
に分離するＩ／Ｑ分離部、２は差動符号化マッピング
部、３は符号間干渉を押さえるために掛けられるＲＣＲ
ＯＦフィルタ部、図１（ｂ）で、４は受信側で掛けるＲ
ＣＲＯＦフィルタ部、５は変調データを復調する検波回
路、６は復調した受信データが“１”か“０”かを判定
する判定回路、７はＩチャネルデータ、Ｑチャネルデー
タを合成してもとのデータを再生するＩ／Ｑ合成回路、
８派受信データより受信クロック成分を抽出する受信ク
ロック再生回路、９はＲＣＲＯＦフィルタの係数制御部
である。
【００１２】ここでデジタルフィルタで構成したＲＣＲ
ＯＦフィルタ４の係数を制御する係数制御部９に付いて
説明する。
ＯＦフィルタ４の係数を制御する係数制御部９に付いて
説明する。
【００１３】図２は、ＲＣＲＯＦフィルタ４の係数の取
り方を示したもので、係数はフィルタのインパルス応答
波形上に値を求めることができる。ここでは６シンボ
ル、１２タップの係数を使用し、シンボルレートの２倍
のレートでフィルタリングを行うものとする。
り方を示したもので、係数はフィルタのインパルス応答
波形上に値を求めることができる。ここでは６シンボ
ル、１２タップの係数を使用し、シンボルレートの２倍
のレートでフィルタリングを行うものとする。
【００１４】この時、実線で示した係数ｈ１〜ｈ１２を
用いた場合と、これに対してシンボルレートの１／１６
だけ時間的に前にずらして計算した係数ｈ´１〜ｈ´１
２を用いた場合とで、フィルタリング出力を比較する
と、同じ入力データに対して係数ｈ´１〜ｈ´１２を用
いた場合のフィルタリング出力は、係数ｈ１〜ｈ１２を
用いた場合よりシンボルレートの１／１６だけ時間的に
遅れたものになる。同期制御検証を実行するために位相
を変えるための、ＲＣＲＯＦフィルタ４の係数の選択
に、この性質を利用する。
用いた場合と、これに対してシンボルレートの１／１６
だけ時間的に前にずらして計算した係数ｈ´１〜ｈ´１
２を用いた場合とで、フィルタリング出力を比較する
と、同じ入力データに対して係数ｈ´１〜ｈ´１２を用
いた場合のフィルタリング出力は、係数ｈ１〜ｈ１２を
用いた場合よりシンボルレートの１／１６だけ時間的に
遅れたものになる。同期制御検証を実行するために位相
を変えるための、ＲＣＲＯＦフィルタ４の係数の選択
に、この性質を利用する。
【００１５】図３は、ｈ６をどのように選ぶとフィルタ
出力がどのように変わるかを示したものである。ｃｔを
センターとすると、ｍ１はシンボルレートの１／１６だ
け遅れる出力が得られるフィルタ係数、ｍ２はシンボル
レートの２／１６だけ遅れる出力が得られるフィルタ係
数、ｐ１はシンボルレートの１／１６だけ進む出力が得
られるフィルタ係数、ｐ８は８／１６だけ進む出力が得
られるフィルタ係数である。中心係数ｈ６以外の係数は
ｈ６位置に応じて同様に前後させる。
出力がどのように変わるかを示したものである。ｃｔを
センターとすると、ｍ１はシンボルレートの１／１６だ
け遅れる出力が得られるフィルタ係数、ｍ２はシンボル
レートの２／１６だけ遅れる出力が得られるフィルタ係
数、ｐ１はシンボルレートの１／１６だけ進む出力が得
られるフィルタ係数、ｐ８は８／１６だけ進む出力が得
られるフィルタ係数である。中心係数ｈ６以外の係数は
ｈ６位置に応じて同様に前後させる。
【００１６】図４はＲＣＲＯＦフィルタ部４の構成例で
ある。シンボルレートの２倍のレートでフィルタリング
し、６シンボル、１２タップの係数を使用している。
ある。シンボルレートの２倍のレートでフィルタリング
し、６シンボル、１２タップの係数を使用している。
【００１７】図５は、ＲＣＲＯＦフィルタ係数制御部９
の係数制御により検波回路出力であるアイパタンがどの
ように変わるかを示したものである。
の係数制御により検波回路出力であるアイパタンがどの
ように変わるかを示したものである。
【００１８】ＲＣＲＯＦフィルタ係数としてｃｔを使用
したときの検波出力が図５（ｂ）で示される検波出力波
形Ａになって居るものとする。この検波出力波形Ａのピ
ークは図５（ａ）のボーレートクロックの立ち上がりか
らボーレートクロックの１／８波長分遅れている。この
状態をシンボルレート１／８ずれの状態と言う。
したときの検波出力が図５（ｂ）で示される検波出力波
形Ａになって居るものとする。この検波出力波形Ａのピ
ークは図５（ａ）のボーレートクロックの立ち上がりか
らボーレートクロックの１／８波長分遅れている。この
状態をシンボルレート１／８ずれの状態と言う。
【００１９】ここでＲＣＲＯＦフィルタ係数としてｐ２
を使用すると、同じ入力に対して、検波出力が図５
（ｃ）の検波出力波形Ｂになり、ボーレートクロックの
立ち上がりと検波出力のアイの最大開口が一致する。
を使用すると、同じ入力に対して、検波出力が図５
（ｃ）の検波出力波形Ｂになり、ボーレートクロックの
立ち上がりと検波出力のアイの最大開口が一致する。
【００２０】図１（ａ）、（ｂ）に戻ってこの回路での
クロック同期制御検証を行う動作について説明する。図
１（ａ）のデジタル変調部で変調したデジタルデータを
まとめてデータ保存部１２に蓄えておく。図１（ｂ）の
受信装置の受信クロック再生回路８を検証するために、
データ保存部１２に蓄えられたデータを読み出して、受
信装置に入力する。ここで１３はクロック制御操作部
で、１４はクロック制御モニタ部である。
クロック同期制御検証を行う動作について説明する。図
１（ａ）のデジタル変調部で変調したデジタルデータを
まとめてデータ保存部１２に蓄えておく。図１（ｂ）の
受信装置の受信クロック再生回路８を検証するために、
データ保存部１２に蓄えられたデータを読み出して、受
信装置に入力する。ここで１３はクロック制御操作部
で、１４はクロック制御モニタ部である。
【００２１】検証の手順を例に添って説明する。図６は
ＲＣＲＯＦフィルタ係数制御部９をリードオンリメモリ
などのアドレスデータ変換部９−１で構成した場合で、
４ビットのアドレスに対して、ｈ１〜ｈ１２の係数デー
タを出力する。図７に、この際のアドレスとフィルタ種
類の対応を示す。
ＲＣＲＯＦフィルタ係数制御部９をリードオンリメモリ
などのアドレスデータ変換部９−１で構成した場合で、
４ビットのアドレスに対して、ｈ１〜ｈ１２の係数デー
タを出力する。図７に、この際のアドレスとフィルタ種
類の対応を示す。
【００２２】いま、図１（ｂ）のクロック制御操作部１
３で、アドレス“００００”を出力し、ＲＣＲＯＦフィ
ルタ係数制御部９、すなわちアドレスデータ変換部９−
１でフィルタ種類ｃｔの係数を選択しているものとす
る。そうしてＲＣＲＯＦフィルタ４では、このフィルタ
種類ｃｔでフィルタリングを実行して、検波出力が図５
（ｂ）で示される検波出力波形Ａで、シンボルレート１
／８ずれの状態になっているものとする。
３で、アドレス“００００”を出力し、ＲＣＲＯＦフィ
ルタ係数制御部９、すなわちアドレスデータ変換部９−
１でフィルタ種類ｃｔの係数を選択しているものとす
る。そうしてＲＣＲＯＦフィルタ４では、このフィルタ
種類ｃｔでフィルタリングを実行して、検波出力が図５
（ｂ）で示される検波出力波形Ａで、シンボルレート１
／８ずれの状態になっているものとする。
【００２３】この状態で受信クロック再生回路８を正常
に動作させると、クロック制御モニタ部１４がずれを認
識する。この認識結果をクロック制御操作部１３に反映
させると、クロック制御操作部１３はアドレス“１１１
０”を出力してフィルタ種類ｐ２を選択する。フィルタ
種類ｐ２はフィルタ種類ｃｔに比べて位相をシンボルレ
ート１／８進ませるフィルタで、この結果、検波出力は
図５（ｃ）で示される検波出力波形Ｂのように、シンボ
ルレートずれの無いものになる。
に動作させると、クロック制御モニタ部１４がずれを認
識する。この認識結果をクロック制御操作部１３に反映
させると、クロック制御操作部１３はアドレス“１１１
０”を出力してフィルタ種類ｐ２を選択する。フィルタ
種類ｐ２はフィルタ種類ｃｔに比べて位相をシンボルレ
ート１／８進ませるフィルタで、この結果、検波出力は
図５（ｃ）で示される検波出力波形Ｂのように、シンボ
ルレートずれの無いものになる。
【００２４】クロック制御モニタ部１４は受信クロック
再生回路８をモニタして、クロック制御の動作確認を行
う。クロック制御操作部１３で任意のアドレスを設定
し、クロック制御モニタ部１４で受信クロック再生回路
８をモニタすることで、クロック制御の動作を特別なハ
ードウェアを作成すること無く、ソフトウェアによるシ
ミュレーションのみで検証でき、Ａ／Ｄ、Ｄ／Ａ変換器
等を必要とせず、フィルタ係数の設定だけで、設計者の
意図した通りの位相ずれを与え、詳細なクロック同期制
御の設計、検証が実現できる。
再生回路８をモニタして、クロック制御の動作確認を行
う。クロック制御操作部１３で任意のアドレスを設定
し、クロック制御モニタ部１４で受信クロック再生回路
８をモニタすることで、クロック制御の動作を特別なハ
ードウェアを作成すること無く、ソフトウェアによるシ
ミュレーションのみで検証でき、Ａ／Ｄ、Ｄ／Ａ変換器
等を必要とせず、フィルタ係数の設定だけで、設計者の
意図した通りの位相ずれを与え、詳細なクロック同期制
御の設計、検証が実現できる。
【００２５】
【発明の効果】以上説明したように、符号間干渉を押さ
えるためのフィルタリング手段をデジタルフィルタで構
成し、そのフィルタ係数の組を選択することで、デジタ
ル信号に位相ずれを任意に与えるようにした。これによ
り、データをアナログに変換する必要がなく、したがっ
てＤ／Ａ変換器、Ａ／Ｄ変換器を必要とせず、ソフトウ
ェアでシミュレーションできるため、クロック同期制御
の検証を容易に実現できる。従って、クロック同期制御
の設計、検証に要する時間と経費も大巾に節約できる。
えるためのフィルタリング手段をデジタルフィルタで構
成し、そのフィルタ係数の組を選択することで、デジタ
ル信号に位相ずれを任意に与えるようにした。これによ
り、データをアナログに変換する必要がなく、したがっ
てＤ／Ａ変換器、Ａ／Ｄ変換器を必要とせず、ソフトウ
ェアでシミュレーションできるため、クロック同期制御
の検証を容易に実現できる。従って、クロック同期制御
の設計、検証に要する時間と経費も大巾に節約できる。
【図１】本発明によるクロック同期制御検証装置の一実
施例のブロック図。
施例のブロック図。
【図２】ＲＣＲＯＦフィルタの係数の取り方の説明図。
【図３】ＲＣＲＯＦフィルタの係数種類の中心の係数の
選択方法の説明図。
選択方法の説明図。
【図４】ＲＣＲＯＦフィルタの一構成例のブロック図。
【図５】フィルタ係数と検波出力の位相との関係の説明
図。
図。
【図６】ＲＣＲＯＦフィルタ係数制御部の一構成例のブ
ロック図。
ロック図。
【図７】図６で示したＲＣＲＯＦフィルタ係数制御部の
アドレスと係数種類の対応表。
アドレスと係数種類の対応表。
【図８】クロック同期制御検証装置の従来例のブロック
図。
図。
１、１０１ Ｉ／Ｑチャネル分離部 ２、１０２ 差動符合化マッピング部 ３、１０３ 送信ＲＣＲＯＦフィルタ部 ４、１０４ 受信ＲＣＲＯＦフィルタ部 ５、１０５ 検波回路 ６、１０６ 判定回路 ７、１０７ Ｉ／Ｑチャネル合成部 ８、１０８ 受信クロック再生回路 ９ ＲＣＲＯＦフィルタ係数制御部 １０ データ保存部 １１ クロック制御操作部 １２ クロック制御モニタ部 １０９ Ｄ／Ａ変換器 １１０ Ａ／Ｄ変換器 ｃｔ、ｍ１〜ｍ７、ｐ１〜ｐ８ フィルタ種類 ｈ１〜ｈ１２、ｈ´１〜ｈ´１２ フィルタ係数 ｚ-1 遅延
Claims (4)
- 【請求項１】 符号間干渉を押さえるためのフィルタリ
ング手段と、 信号を復調するための検波手段と、 前記検波手段の検波出力信号を判定する手段と、 前記検波手段の検波出力のアイパタンの位相ずれを検出
する手段を備えたデジタルベースバンド信号受信装置の
クロック同期制御検証装置において、 前記フィルタリング手段をデジタルフィルタで構成し、 該デジタルフィルタのフィルタ係数の組を複数用意し
て、その中の一組を選択する係数制御手段を設け、係数
の組を選択させることにより、 検証に用いる任意の位相ずれを発生させることを特徴と
するクロック同期制御検証装置。 - 【請求項２】 入力信号をデジタル変調するデジタル変
調部と、 該デジタル変調部の変調結果を記憶するデジタル変調デ
ータ保存部をさらに設け、 前記デジタルベースバンド信号受信装置の入力に直接デ
ジタル変調データを与えるようにして、 Ｄ／Ａ変換器及びＡ／Ｄ変換器を用いないことを特徴と
する請求項１記載のクロック同期制御検証装置。 - 【請求項３】 前記フィルタリング手段をルートコサイ
ンロールオフフィルタとする請求項１及び２記載のクロ
ック同期制御検証装置。 - 【請求項４】 前記係数制御手段を操作するクロック制
御操作部と、 受信クロックの位相を監視するモニタ部をさらに設けた
ことを特徴とする請求項１及び２及び３記載のクロック
同期制御検証装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142114A JPH06350654A (ja) | 1993-06-14 | 1993-06-14 | クロック同期制御検証装置 |
| CN94106447.6A CN1099539A (zh) | 1993-06-14 | 1994-06-10 | 时钟同步控制检验装置 |
| US08/258,817 US5511091A (en) | 1993-06-14 | 1994-06-13 | Clock synchronization control check system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142114A JPH06350654A (ja) | 1993-06-14 | 1993-06-14 | クロック同期制御検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350654A true JPH06350654A (ja) | 1994-12-22 |
Family
ID=15307744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5142114A Pending JPH06350654A (ja) | 1993-06-14 | 1993-06-14 | クロック同期制御検証装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5511091A (ja) |
| JP (1) | JPH06350654A (ja) |
| CN (1) | CN1099539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013135400A (ja) * | 2011-12-27 | 2013-07-08 | Anritsu Corp | デジタル変調信号発生装置およびデジタル変調信号発生方法 |
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