JPH0635715A - 割り込み制御装置 - Google Patents
割り込み制御装置Info
- Publication number
- JPH0635715A JPH0635715A JP18498092A JP18498092A JPH0635715A JP H0635715 A JPH0635715 A JP H0635715A JP 18498092 A JP18498092 A JP 18498092A JP 18498092 A JP18498092 A JP 18498092A JP H0635715 A JPH0635715 A JP H0635715A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- interrupt
- circuit
- input
- pulse signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 需要者がシステム側の都合を考慮することな
く自由に割り込み処理のタイミングを定めることのでき
る割り込み制御装置を提供すること。 【構成】 パルス信号が入力されると割り込み信号を発
生する割り込み発生回路１０と、この割り込み信号が入
力されたときは割り込み処理を行い通常はシステム側の
処理を行う中央演算部２０と、接点信号をサンプルクロ
ック信号に応じてサンプリングを行い、パルス信号を割
り込み発生回路に送るフリップフロップ回路３０と、こ
のフリップフロップ回路の出力するパルス信号が割り込
み信号を発生するときクロック停止信号を出力する起動
停止回路４０と、クロック停止信号が入力されたときは
サンプルクロック信号の供給を所定時間抑止する最小受
付周期タイマ５０を備えている。
く自由に割り込み処理のタイミングを定めることのでき
る割り込み制御装置を提供すること。 【構成】 パルス信号が入力されると割り込み信号を発
生する割り込み発生回路１０と、この割り込み信号が入
力されたときは割り込み処理を行い通常はシステム側の
処理を行う中央演算部２０と、接点信号をサンプルクロ
ック信号に応じてサンプリングを行い、パルス信号を割
り込み発生回路に送るフリップフロップ回路３０と、こ
のフリップフロップ回路の出力するパルス信号が割り込
み信号を発生するときクロック停止信号を出力する起動
停止回路４０と、クロック停止信号が入力されたときは
サンプルクロック信号の供給を所定時間抑止する最小受
付周期タイマ５０を備えている。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータ・システム
の入出力制御装置に用いて好適な割り込み制御装置に係
り、特に割り込み処理の高速性とシステム側の処理自律
性を両立させる改良に関する。
の入出力制御装置に用いて好適な割り込み制御装置に係
り、特に割り込み処理の高速性とシステム側の処理自律
性を両立させる改良に関する。
【０００２】
【従来の技術】本出願人は特開平１−２９２４３８号公
報で割り込み制御装置を提案し、特開平１−１４９１５
５号公報でＩ／Ｏ制御装置を提案している。一般に、工
業用の制御装置にコンピュータ・システムを用いる場合
には、各種の入出力装置を接続しているとともに、処理
のリアルタイム性を確保するため割り込み制御装置が用
いられている。従来は、制御装置を提供する側のエンジ
ニアが割り込み制御装置のタイミングを管理する作業を
行っていた。
報で割り込み制御装置を提案し、特開平１−１４９１５
５号公報でＩ／Ｏ制御装置を提案している。一般に、工
業用の制御装置にコンピュータ・システムを用いる場合
には、各種の入出力装置を接続しているとともに、処理
のリアルタイム性を確保するため割り込み制御装置が用
いられている。従来は、制御装置を提供する側のエンジ
ニアが割り込み制御装置のタイミングを管理する作業を
行っていた。
【０００３】
【発明が解決しようとする課題】しかしながら、設置さ
れる制御装置の数が増大すると制御装置を提供する側の
エンジニアが作業を行うよりも、需要者側のエンジニア
に担当してもらうほうが被制御装置の新設や変更に対し
てより柔軟に対処できることが判明した。このため、需
要者側に割り込み制御装置のタイミングに関しても開放
することが必要に成る。ところが、無制限に割り込みを
認めると次のような不都合が生じる虞がある。例えば高
頻度で割り込みを与えた場合には、システム側の処理に
比較して割り込み処理の優先度は高いから、システム側
の通常の処理が行われなくなり、一見システム・ハング
アップと呼ばれる状態となり、システムの管理装置は装
置の故障と見なして誤ったサービスコールをしてしまう
という課題がある。そこで、このような不都合を回避す
るためサンプリング回路を付加することが行われている
が、この場合にはサンプリング回路により信号処理が遅
滞して、高速なリアルタイム処理ができなくなるという
課題があった。
れる制御装置の数が増大すると制御装置を提供する側の
エンジニアが作業を行うよりも、需要者側のエンジニア
に担当してもらうほうが被制御装置の新設や変更に対し
てより柔軟に対処できることが判明した。このため、需
要者側に割り込み制御装置のタイミングに関しても開放
することが必要に成る。ところが、無制限に割り込みを
認めると次のような不都合が生じる虞がある。例えば高
頻度で割り込みを与えた場合には、システム側の処理に
比較して割り込み処理の優先度は高いから、システム側
の通常の処理が行われなくなり、一見システム・ハング
アップと呼ばれる状態となり、システムの管理装置は装
置の故障と見なして誤ったサービスコールをしてしまう
という課題がある。そこで、このような不都合を回避す
るためサンプリング回路を付加することが行われている
が、この場合にはサンプリング回路により信号処理が遅
滞して、高速なリアルタイム処理ができなくなるという
課題があった。
【０００４】本発明は、このような課題を解決したもの
で、需要者がシステム側の都合を考慮することなく自由
に割り込み処理のタイミングを定めることのできる割り
込み制御装置を提供することを目的とする。
で、需要者がシステム側の都合を考慮することなく自由
に割り込み処理のタイミングを定めることのできる割り
込み制御装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】このような目的を達成す
る本発明は、パルス信号が入力されると立ち上がり若し
くは立ち下がりで割り込み信号を発生する割り込み発生
回路１０と、この割り込み信号が入力されたときは割り
込み処理を行い、通常はシステム側の処理を行う中央演
算部２０とを有する装置に用いられる割り込み制御装置
において、次の構成としたものである。
る本発明は、パルス信号が入力されると立ち上がり若し
くは立ち下がりで割り込み信号を発生する割り込み発生
回路１０と、この割り込み信号が入力されたときは割り
込み処理を行い、通常はシステム側の処理を行う中央演
算部２０とを有する装置に用いられる割り込み制御装置
において、次の構成としたものである。
【０００６】即ち、接点信号を入力し、サンプルクロッ
ク信号に応じてサンプリングを行い、該接点信号に対応
するパルス信号が前記割り込み発生回路に送られるフリ
ップフロップ回路３０と、このフリップフロップ回路の
出力するパルス信号を入力し、該パルス信号が割り込み
信号を発生する位相のときクロック停止信号を出力する
起動停止回路４０と、当該クロック停止信号が入力され
たときは、前記フリップフロップ回路に対する前記サン
プルクロック信号の供給を所定時間抑止する最小受付周
期タイマ５０とを具備していることを特徴としている。
ク信号に応じてサンプリングを行い、該接点信号に対応
するパルス信号が前記割り込み発生回路に送られるフリ
ップフロップ回路３０と、このフリップフロップ回路の
出力するパルス信号を入力し、該パルス信号が割り込み
信号を発生する位相のときクロック停止信号を出力する
起動停止回路４０と、当該クロック停止信号が入力され
たときは、前記フリップフロップ回路に対する前記サン
プルクロック信号の供給を所定時間抑止する最小受付周
期タイマ５０とを具備していることを特徴としている。
【０００７】
【作用】フリップフロップ回路は、入力された接点信号
に対応したパルス信号を割り込み発生回路に送ってお
り、サンプルクロック信号を用いているので高速処理が
可能である。起動停止回路は最小受付周期タイマの計時
開始時を定めるもので、所定時間新たなサンプルクロッ
ク信号の出力が抑止される。この抑止されている時間で
は、前回の割り込み信号に対する割り込み処理と、残余
の時間でシステム側の処理が行われる。これにより、高
頻度で割り込みを発生する接点信号が受信されても、シ
ステム側処理はある程度は確実に行われてハングアップ
状態とならない。
に対応したパルス信号を割り込み発生回路に送ってお
り、サンプルクロック信号を用いているので高速処理が
可能である。起動停止回路は最小受付周期タイマの計時
開始時を定めるもので、所定時間新たなサンプルクロッ
ク信号の出力が抑止される。この抑止されている時間で
は、前回の割り込み信号に対する割り込み処理と、残余
の時間でシステム側の処理が行われる。これにより、高
頻度で割り込みを発生する接点信号が受信されても、シ
ステム側処理はある程度は確実に行われてハングアップ
状態とならない。
【０００８】
【実施例】以下、図面を用いて本発明を詳細に説明す
る。図１は本発明の一実施例を示す構成ブロック図であ
る。図において、割り込み発生回路１０はパルス信号Ｓ
ＩＧが入力されると、立ち上がり若しくは立ち下がりで
割り込み信号ＩＲＱを発生するものである。中央演算部
２０は一般的なＣＰＵであって、割り込み信号ＩＲＱが
送られたときはＲＯＭ等に記憶された割り込み処理部２
２に従って割り込み処理をする。例えば、製品が検査位
置に到着したことを検出する視覚センサからの割り込み
信号が送られたときは、製品検査の開始に必要な処理が
割り込み処理となる。通常の運転状態では、システム側
処理部２４に従って、情報の処理やデータの送受を行っ
ている。
る。図１は本発明の一実施例を示す構成ブロック図であ
る。図において、割り込み発生回路１０はパルス信号Ｓ
ＩＧが入力されると、立ち上がり若しくは立ち下がりで
割り込み信号ＩＲＱを発生するものである。中央演算部
２０は一般的なＣＰＵであって、割り込み信号ＩＲＱが
送られたときはＲＯＭ等に記憶された割り込み処理部２
２に従って割り込み処理をする。例えば、製品が検査位
置に到着したことを検出する視覚センサからの割り込み
信号が送られたときは、製品検査の開始に必要な処理が
割り込み処理となる。通常の運転状態では、システム側
処理部２４に従って、情報の処理やデータの送受を行っ
ている。
【０００９】フリップフロップ回路３０は、ここではＤ
型であって立ち上がりパルスを有意な情報として取り扱
っている。センサからの接点信号が入力され、別途送ら
れたサンプルクロック信号ＣＬＫのタイミングでサンプ
リングを行い、パルス信号ＳＩＧを出力している。起動
停止回路４０は、フリップフロップ回路３０の出力する
パルス信号ＳＩＧを入力し、このパルス信号が割り込み
発生回路１０で割り込み信号ＩＲＱを発生する位相を含
むとき、クロック停止信号を出力する。これにより、ク
ロック停止信号を出力するタイミングを割り込み処理開
始と同期させている。最小受付周期タイマ５０は、クロ
ック停止信号が入力されたときは、フリップフロップ回
路３０に送るサンプルクロック信号ＣＬＫを所定時間抑
止する。この抑止時間の間、フリップフロップ回路３０
から割り込み発生回路１０に割り込み処理を命令するパ
ルス信号ＳＩＧは送られないから、中央演算部２０では
前回の割り込み信号に対する割り込み処理と残余の時間
システム側の処理が行え、システムハングアップ状態が
表れない。
型であって立ち上がりパルスを有意な情報として取り扱
っている。センサからの接点信号が入力され、別途送ら
れたサンプルクロック信号ＣＬＫのタイミングでサンプ
リングを行い、パルス信号ＳＩＧを出力している。起動
停止回路４０は、フリップフロップ回路３０の出力する
パルス信号ＳＩＧを入力し、このパルス信号が割り込み
発生回路１０で割り込み信号ＩＲＱを発生する位相を含
むとき、クロック停止信号を出力する。これにより、ク
ロック停止信号を出力するタイミングを割り込み処理開
始と同期させている。最小受付周期タイマ５０は、クロ
ック停止信号が入力されたときは、フリップフロップ回
路３０に送るサンプルクロック信号ＣＬＫを所定時間抑
止する。この抑止時間の間、フリップフロップ回路３０
から割り込み発生回路１０に割り込み処理を命令するパ
ルス信号ＳＩＧは送られないから、中央演算部２０では
前回の割り込み信号に対する割り込み処理と残余の時間
システム側の処理が行え、システムハングアップ状態が
表れない。
【００１０】このように構成された装置の動作を次に説
明する。図２は図１の装置の動作を説明する波形図で、
（Ａ）は入力接点信号、（Ｂ）はサンプルクロック信号
ＣＬＫ、（Ｃ）はパルス信号ＳＩＧである。入力接点信
号が、最小受付周期タイマ５０の抑止する時間に比較し
て、高頻度に送られている期間について説明する。この
ときは、今回の割り込み信号が割り込み発生回路１０に
受理される同期して、起動停止回路４０からクロック停
止信号が最小受付周期タイマ５０に送られ、所定の時間
サンプルクロック信号ＣＬＫの供給が抑止される。この
抑止時間の経過後、最初に受け付けた入力接点信号に対
して再び割り込み信号ＩＲＱが出力される。
明する。図２は図１の装置の動作を説明する波形図で、
（Ａ）は入力接点信号、（Ｂ）はサンプルクロック信号
ＣＬＫ、（Ｃ）はパルス信号ＳＩＧである。入力接点信
号が、最小受付周期タイマ５０の抑止する時間に比較し
て、高頻度に送られている期間について説明する。この
ときは、今回の割り込み信号が割り込み発生回路１０に
受理される同期して、起動停止回路４０からクロック停
止信号が最小受付周期タイマ５０に送られ、所定の時間
サンプルクロック信号ＣＬＫの供給が抑止される。この
抑止時間の経過後、最初に受け付けた入力接点信号に対
して再び割り込み信号ＩＲＱが出力される。
【００１１】次に、入力接点信号が、最小受付周期タイ
マ５０の抑止する時間に比較して、低い頻度で送られて
いる期間について説明する。このときは、今回の割り込
み信号が割り込み発生回路１０に受理される同期して、
起動停止回路４０からクロック停止信号が最小受付周期
タイマ５０に送られ、所定の時間サンプルクロック信号
ＣＬＫの供給が抑止される。この抑止時間の経過後、次
の入力接点信号がフリップフロップ回路３０に送られる
まで、サンプルクロック信号ＣＬＫが最小受付周期タイ
マ５０より送られる。
マ５０の抑止する時間に比較して、低い頻度で送られて
いる期間について説明する。このときは、今回の割り込
み信号が割り込み発生回路１０に受理される同期して、
起動停止回路４０からクロック停止信号が最小受付周期
タイマ５０に送られ、所定の時間サンプルクロック信号
ＣＬＫの供給が抑止される。この抑止時間の経過後、次
の入力接点信号がフリップフロップ回路３０に送られる
まで、サンプルクロック信号ＣＬＫが最小受付周期タイ
マ５０より送られる。
【００１２】
【発明の効果】以上説明したように、本発明によれば非
常に頻度の高い割り込み信号が送られる場合には、最小
受付周期タイマ５０により所定時間割り込み信号の受理
を抑止しているので、システム側の処理が渋滞しない。
また割り込み信号の発生頻度が低い場合には、フリップ
フロップ回路３０でサンプルクロックのタイミングで受
理しているので、高速なリアルタイム割り込みが実現で
きるという効果がある。
常に頻度の高い割り込み信号が送られる場合には、最小
受付周期タイマ５０により所定時間割り込み信号の受理
を抑止しているので、システム側の処理が渋滞しない。
また割り込み信号の発生頻度が低い場合には、フリップ
フロップ回路３０でサンプルクロックのタイミングで受
理しているので、高速なリアルタイム割り込みが実現で
きるという効果がある。
【図１】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図２】図１の装置の動作を説明する波形図である。
１０ 割り込み発生回路 ２０ 中央演算部 ３０ フリップフロップ回路 ４０ 起動停止回路 ５０ 最小受付周期タイマ
Claims (1)
- 【請求項１】パルス信号が入力されると立ち上がり若し
くは立ち下がりで割り込み信号を発生する割り込み発生
回路１０と、 この割り込み信号が入力されたときは割り込み処理を行
い、通常はシステム側の処理を行う中央演算部２０と、 を有する装置に用いられる割り込み制御装置において、 接点信号を入力し、サンプルクロック信号に応じてサン
プリングを行い、該接点信号に対応するパルス信号が前
記割り込み発生回路に送られるフリップフロップ回路３
０と、 このフリップフロップ回路の出力するパルス信号を入力
し、該パルス信号が割り込み信号を発生する位相のとき
クロック停止信号を出力する起動停止回路４０と、 当該クロック停止信号が入力されたときは、前記フリッ
プフロップ回路に対する前記サンプルクロック信号の供
給を所定時間抑止する最小受付周期タイマ５０と、 を具備することを特徴とする割り込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18498092A JPH0635715A (ja) | 1992-07-13 | 1992-07-13 | 割り込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18498092A JPH0635715A (ja) | 1992-07-13 | 1992-07-13 | 割り込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635715A true JPH0635715A (ja) | 1994-02-10 |
Family
ID=16162698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18498092A Pending JPH0635715A (ja) | 1992-07-13 | 1992-07-13 | 割り込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635715A (ja) |
-
1992
- 1992-07-13 JP JP18498092A patent/JPH0635715A/ja active Pending
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