JPH0635845A - アクセス制御回路装置 - Google Patents
アクセス制御回路装置Info
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- JPH0635845A JPH0635845A JP19193192A JP19193192A JPH0635845A JP H0635845 A JPH0635845 A JP H0635845A JP 19193192 A JP19193192 A JP 19193192A JP 19193192 A JP19193192 A JP 19193192A JP H0635845 A JPH0635845 A JP H0635845A
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- Japan
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- cpu
- circuit
- circuit device
- signal
- semiconductor integrated
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Abstract
(57)【要約】
【目的】 外部回路にアクセスするような場合において
も高速動作可能なアクセス制御回路装置を提供する。 【構成】 ＣＰＵと周辺回路とを有し上記ＣＰＵがウエ
イト状態にあるとき上記周辺回路間でＤＭＡ動作を行う
半導体集積回路装置と、該半導体集積回路装置とは別個
の他の半導体集積回路装置とのアクセス動作を制御する
アクセス制御回路装置において、上記ＣＰＵと上記他の
半導体集積回路装置との間のアドレス,データの伝送を
制御する情報伝送制御手段４,５と、上記ＣＰＵが上記
他の半導体集積回路装置へアクセスした場合、上記ＣＰ
ＵへＣＰＵコントロール信号を送出し、かつ、上記情報
伝送制御手段へ伝送制御のための制御信号を送出する制
御手段６と、を備えた。
も高速動作可能なアクセス制御回路装置を提供する。 【構成】 ＣＰＵと周辺回路とを有し上記ＣＰＵがウエ
イト状態にあるとき上記周辺回路間でＤＭＡ動作を行う
半導体集積回路装置と、該半導体集積回路装置とは別個
の他の半導体集積回路装置とのアクセス動作を制御する
アクセス制御回路装置において、上記ＣＰＵと上記他の
半導体集積回路装置との間のアドレス,データの伝送を
制御する情報伝送制御手段４,５と、上記ＣＰＵが上記
他の半導体集積回路装置へアクセスした場合、上記ＣＰ
ＵへＣＰＵコントロール信号を送出し、かつ、上記情報
伝送制御手段へ伝送制御のための制御信号を送出する制
御手段６と、を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、例えばワンチップから
構成された半導体集積回路が外部の周辺回路にアクセス
する場合に高速動作が可能となるアクセス制御回路装置
に関する。
構成された半導体集積回路が外部の周辺回路にアクセス
する場合に高速動作が可能となるアクセス制御回路装置
に関する。
【０００２】
【従来の技術とその課題】中央演算処理装置(以下、Ｃ
ＰＵと記す)を含む半導体集積回路と、上記ＣＰＵの動
作速度よりも遅い速度で動作し上記半導体集積回路に対
して別設される外部回路とが設けられ、上記ＣＰＵが上
記外部回路にアクセスする場合には外部回路の動作速度
が遅いので、図７の(c)に示すように上記ＣＰＵにＷＡ
ＩＴ信号を供給し上記ＣＰＵの演算処理サイクルを何倍
かに延ばしてアクセスを行う必要がある。
ＰＵと記す)を含む半導体集積回路と、上記ＣＰＵの動
作速度よりも遅い速度で動作し上記半導体集積回路に対
して別設される外部回路とが設けられ、上記ＣＰＵが上
記外部回路にアクセスする場合には外部回路の動作速度
が遅いので、図７の(c)に示すように上記ＣＰＵにＷＡ
ＩＴ信号を供給し上記ＣＰＵの演算処理サイクルを何倍
かに延ばしてアクセスを行う必要がある。
【０００３】このようにＣＰＵの演算処理サイクルが引
き延ばされている期間、従来、ＣＰＵの動作は停止した
状態にある。よって、特に高速動作を行うＣＰＵで、か
つ動作速度の遅い外部回路にアクセスする回数が多い場
合には、ＣＰＵの動作は非常に非効率的となり、又、シ
ステム全体の動作速度が遅くなるという問題点がある。
本発明はこのような問題点を解決するためになされたも
ので、ＣＰＵが外部回路にアクセスするような場合にお
いても高速動作可能なアクセス制御回路装置を提供する
ことを目的とする。
き延ばされている期間、従来、ＣＰＵの動作は停止した
状態にある。よって、特に高速動作を行うＣＰＵで、か
つ動作速度の遅い外部回路にアクセスする回数が多い場
合には、ＣＰＵの動作は非常に非効率的となり、又、シ
ステム全体の動作速度が遅くなるという問題点がある。
本発明はこのような問題点を解決するためになされたも
ので、ＣＰＵが外部回路にアクセスするような場合にお
いても高速動作可能なアクセス制御回路装置を提供する
ことを目的とする。
【０００４】
【課題を解決するための手段】本発明は、アドレスバス
及びデータバスに接続されるＣＰＵと該ＣＰＵの周辺回
路とを有し、上記ＣＰＵがウエイト状態にあるとき上記
周辺回路間でダイレクト メモリ アクセス動作を行うよ
うな半導体集積回路装置と、当該半導体集積回路装置と
は別個の他の半導体集積回路装置とのアクセス動作を制
御するアクセス制御回路装置において、上記アドレスバ
ス及び上記データバスと上記他の半導体集積回路装置と
の間に接続され、上記ＣＰＵと上記他の半導体集積回路
装置との間のアドレス及びデータの伝送を制御する情報
伝送制御手段と、上記ＣＰＵが上記他の半導体集積回路
装置へアクセスした場合、上記ＣＰＵへＣＰＵコントロ
ール信号を送出し、かつ、上記情報伝送制御手段へ上記
伝送制御のための制御信号を送出する制御手段と、を備
えたことを特徴とする。
及びデータバスに接続されるＣＰＵと該ＣＰＵの周辺回
路とを有し、上記ＣＰＵがウエイト状態にあるとき上記
周辺回路間でダイレクト メモリ アクセス動作を行うよ
うな半導体集積回路装置と、当該半導体集積回路装置と
は別個の他の半導体集積回路装置とのアクセス動作を制
御するアクセス制御回路装置において、上記アドレスバ
ス及び上記データバスと上記他の半導体集積回路装置と
の間に接続され、上記ＣＰＵと上記他の半導体集積回路
装置との間のアドレス及びデータの伝送を制御する情報
伝送制御手段と、上記ＣＰＵが上記他の半導体集積回路
装置へアクセスした場合、上記ＣＰＵへＣＰＵコントロ
ール信号を送出し、かつ、上記情報伝送制御手段へ上記
伝送制御のための制御信号を送出する制御手段と、を備
えたことを特徴とする。
【０００５】
【作用】このように構成することで、制御手段は、ＣＰ
Ｕコントロール信号によりＣＰＵ動作を制御し、情報伝
送制御手段はＣＰＵと他の半導体集積回路装置との間の
情報伝送のタイミングを上記制御手段より供給される制
御信号により制御するので、上記制御手段及び上記情報
伝送制御手段は、ＣＰＵが上記ＣＰＵコントロール信号
により例えばウエイト状態にあるとき例えば上記他の半
導体集積回路装置からＣＰＵへのデータ伝送を停止し、
上記周辺回路間におけるＤＭＡ動作を安全に行うように
作用し、ＣＰＵが上記他の半導体集積回路装置にアクセ
スするような場合においても高速動作可能なアクセス制
御回路装置を提供するように作用する。
Ｕコントロール信号によりＣＰＵ動作を制御し、情報伝
送制御手段はＣＰＵと他の半導体集積回路装置との間の
情報伝送のタイミングを上記制御手段より供給される制
御信号により制御するので、上記制御手段及び上記情報
伝送制御手段は、ＣＰＵが上記ＣＰＵコントロール信号
により例えばウエイト状態にあるとき例えば上記他の半
導体集積回路装置からＣＰＵへのデータ伝送を停止し、
上記周辺回路間におけるＤＭＡ動作を安全に行うように
作用し、ＣＰＵが上記他の半導体集積回路装置にアクセ
スするような場合においても高速動作可能なアクセス制
御回路装置を提供するように作用する。
【０００６】
第１の実施例 ;本発明のアクセス制御回路装置の一実施
例を図１等を参照し以下に説明する。本実施例における
アクセス制御回路装置には、ＣＰＵ１、ＣＰＵ１が外部
回路９へ送出するアドレスをラッチするアドレスラッチ
回路４、ＣＰＵ１と外部回路９との間を伝達されるデー
タをラッチするデータラッチ回路５、ＣＰＵ１へ供給す
る、ＣＰＵコントロール信号であるＷＡＩＴ信号等の制
御信号を送出する制御回路６、ＣＰＵ１の周辺回路であ
り、ダイレクト メモリ アクセス(以下、ＤＭＡと記す)
動作が可能な周辺回路３a、３bが備わっている。尚、外
部回路９の動作速度はＣＰＵ１の動作速度に比べて遅
い。
例を図１等を参照し以下に説明する。本実施例における
アクセス制御回路装置には、ＣＰＵ１、ＣＰＵ１が外部
回路９へ送出するアドレスをラッチするアドレスラッチ
回路４、ＣＰＵ１と外部回路９との間を伝達されるデー
タをラッチするデータラッチ回路５、ＣＰＵ１へ供給す
る、ＣＰＵコントロール信号であるＷＡＩＴ信号等の制
御信号を送出する制御回路６、ＣＰＵ１の周辺回路であ
り、ダイレクト メモリ アクセス(以下、ＤＭＡと記す)
動作が可能な周辺回路３a、３bが備わっている。尚、外
部回路９の動作速度はＣＰＵ１の動作速度に比べて遅
い。
【０００７】又、ＣＰＵ１、周辺回路３a,３b、アドレ
スラッチ回路４、データラッチ回路５、制御回路６は、
ワンチップにて形成されている。又、ＣＰＵ１はアドレ
スバス７に接続され、アドレスバス７はアドレスラッチ
回路４を介して外部回路９に接続され、さらにＣＰＵ１
はデータバス８を介して周辺回路３a,３b、データラッ
チ回路５と接続され、データラッチ回路５は外部回路９
と接続される。
スラッチ回路４、データラッチ回路５、制御回路６は、
ワンチップにて形成されている。又、ＣＰＵ１はアドレ
スバス７に接続され、アドレスバス７はアドレスラッチ
回路４を介して外部回路９に接続され、さらにＣＰＵ１
はデータバス８を介して周辺回路３a,３b、データラッ
チ回路５と接続され、データラッチ回路５は外部回路９
と接続される。
【０００８】制御回路６は図２に示すように構成されて
いる。即ち、ＣＰＵ１が送出するアドレスが供給される
デコーダ１０の出力側はフリップフロップ回路１１のリ
セット端子に接続される。デコーダ１０は、図３の(c)
に示すように、ＣＰＵ１が外部回路９へアクセスするよ
うなアドレスがＣＰＵ１から供給されたときにはハイ
(Ｈ)レベルの信号を送出し、ＣＰＵ１が外部回路９以外
の回路へアクセスするアドレスを送出するときにはロー
(Ｌ)レベルの信号を送出する。フリップフロップ回路１
１は、デコーダ１０がＬレベルの信号を送出するとき、
即ちＣＰＵ１が外部回路９へアクセスしないときにはリ
セットされる。
いる。即ち、ＣＰＵ１が送出するアドレスが供給される
デコーダ１０の出力側はフリップフロップ回路１１のリ
セット端子に接続される。デコーダ１０は、図３の(c)
に示すように、ＣＰＵ１が外部回路９へアクセスするよ
うなアドレスがＣＰＵ１から供給されたときにはハイ
(Ｈ)レベルの信号を送出し、ＣＰＵ１が外部回路９以外
の回路へアクセスするアドレスを送出するときにはロー
(Ｌ)レベルの信号を送出する。フリップフロップ回路１
１は、デコーダ１０がＬレベルの信号を送出するとき、
即ちＣＰＵ１が外部回路９へアクセスしないときにはリ
セットされる。
【０００９】フリップフロップ回路１１の反転出力端子
は、フリップフロップ回路１１のデータ入力端子、次段
のフリップフロップ回路１２のデータ入力端子、及び二
入力ＡＮＤ回路１３の一入力端子に接続され、フリップ
フロップ回路１２の出力端子はＡＮＤ回路１３の他の入
力端子に接続される。又、各フリップフロップ回路１
１,１２には、ＣＰＵ１へ供給されるクロック信号が供
給される。
は、フリップフロップ回路１１のデータ入力端子、次段
のフリップフロップ回路１２のデータ入力端子、及び二
入力ＡＮＤ回路１３の一入力端子に接続され、フリップ
フロップ回路１２の出力端子はＡＮＤ回路１３の他の入
力端子に接続される。又、各フリップフロップ回路１
１,１２には、ＣＰＵ１へ供給されるクロック信号が供
給される。
【００１０】よってＡＮＤ回路１３は、フリップフロッ
プ回路１１がリセットされていないとき、即ちＣＰＵ１
が外部回路９へアクセスするアドレスを送出していると
きにＣＰＵ１が送出するアドレスのラッチを指示するＬ
レベルのラッチ信号をアドレスラッチ回路４へ送出す
る。よってアドレスラッチ回路４は、ＣＰＵ１から外部
回路９へ送出されるアドレスをラッチする。
プ回路１１がリセットされていないとき、即ちＣＰＵ１
が外部回路９へアクセスするアドレスを送出していると
きにＣＰＵ１が送出するアドレスのラッチを指示するＬ
レベルのラッチ信号をアドレスラッチ回路４へ送出す
る。よってアドレスラッチ回路４は、ＣＰＵ１から外部
回路９へ送出されるアドレスをラッチする。
【００１１】又、フリップフロップ回路１１の反転出力
端子及びフリップフロップ回路１２の出力端子はマルチ
プレクサ１４に接続される。マルチプレクサ１４は、Ｃ
ＰＵ１から外部回路９へデータを書き込み動作時にＣＰ
Ｕ１が送出するライト信号によってフリップフロップ回
路１２が送出する出力信号を選択し、外部回路９からＣ
ＰＵ１へデータを読み込む動作時にＣＰＵ１が送出する
リード信号によってフリップフロップ回路１１が送出す
る反転出力信号を選択し、それぞれＬレベルのＷＡＩＴ
信号としてＣＰＵ１へ送出する。該ＷＡＩＴ信号が供給
されたときＣＰＵ１はウエイト状態にされる。
端子及びフリップフロップ回路１２の出力端子はマルチ
プレクサ１４に接続される。マルチプレクサ１４は、Ｃ
ＰＵ１から外部回路９へデータを書き込み動作時にＣＰ
Ｕ１が送出するライト信号によってフリップフロップ回
路１２が送出する出力信号を選択し、外部回路９からＣ
ＰＵ１へデータを読み込む動作時にＣＰＵ１が送出する
リード信号によってフリップフロップ回路１１が送出す
る反転出力信号を選択し、それぞれＬレベルのＷＡＩＴ
信号としてＣＰＵ１へ送出する。該ＷＡＩＴ信号が供給
されたときＣＰＵ１はウエイト状態にされる。
【００１２】さらに、フリップフロップ回路１１の反転
出力端子は、ＣＰＵ１へ供給されるクロック信号が一入
力端子に供給されるＮＯＲ回路１５aの他の入力端子に
接続され、フリップフロップ回路１２の出力端子は、Ｃ
ＰＵ１へ供給されるクロック信号が一入力端子に供給さ
れるＮＯＲ回路１５bの他の入力端子に接続される。こ
れらＮＯＲ回路１５a,１５bの出力側はマルチプレクサ
１６に接続される。マルチプレクサ１６は、上記ライト
信号が供給されることによってフリップフロップ回路１
１が送出する反転出力信号を選択し、上記リード信号が
供給されることによってフリップフロップ回路１２が送
出する出力信号を選択し、それぞれＨレベルのデータラ
ッチ信号をデータラッチ回路５へ送出する。よってデー
タラッチ回路５は、データバス８から外部回路９へ伝送
されるデータ、及び外部回路９からデータバス８へ伝送
されるデータをデータラッチ信号の供給に対応してラッ
チする。
出力端子は、ＣＰＵ１へ供給されるクロック信号が一入
力端子に供給されるＮＯＲ回路１５aの他の入力端子に
接続され、フリップフロップ回路１２の出力端子は、Ｃ
ＰＵ１へ供給されるクロック信号が一入力端子に供給さ
れるＮＯＲ回路１５bの他の入力端子に接続される。こ
れらＮＯＲ回路１５a,１５bの出力側はマルチプレクサ
１６に接続される。マルチプレクサ１６は、上記ライト
信号が供給されることによってフリップフロップ回路１
１が送出する反転出力信号を選択し、上記リード信号が
供給されることによってフリップフロップ回路１２が送
出する出力信号を選択し、それぞれＨレベルのデータラ
ッチ信号をデータラッチ回路５へ送出する。よってデー
タラッチ回路５は、データバス８から外部回路９へ伝送
されるデータ、及び外部回路９からデータバス８へ伝送
されるデータをデータラッチ信号の供給に対応してラッ
チする。
【００１３】このように構成されるアクセス制御回路装
置の動作を以下に説明する。図３の(a)、(b)に示すよう
に、クロック信号の時刻t２から時刻t７においてＣＰＵ
１がアドレスバス７、アドレスラッチ回路４を介して外
部回路９へアクセスするアドレスnを送出したとする
と、制御回路６の構成部分である、図２に示すデコーダ
１０は図３の(c)に示すようにアドレスnが送出されてい
る期間、Ｈレベルの信号をフリップフロップ回路１１の
リセット端子へ送出する。
置の動作を以下に説明する。図３の(a)、(b)に示すよう
に、クロック信号の時刻t２から時刻t７においてＣＰＵ
１がアドレスバス７、アドレスラッチ回路４を介して外
部回路９へアクセスするアドレスnを送出したとする
と、制御回路６の構成部分である、図２に示すデコーダ
１０は図３の(c)に示すようにアドレスnが送出されてい
る期間、Ｈレベルの信号をフリップフロップ回路１１の
リセット端子へ送出する。
【００１４】よって制御回路６は、フリップフロップ回
路１１,１２の動作、及びＡＮＤ回路１３の論理動作に
より、ＣＰＵ１へ供給されるクロック信号の変化に同期
して図３の(d)に示すように時刻t３から時刻t６までＬ
レベルのアドレスラッチ信号をアドレスラッチ回路４へ
送出する。したがって、アドレスラッチ回路４は、アド
レスラッチ信号が供給されることでＣＰＵ１が送出して
いるアドレスnをラッチする。
路１１,１２の動作、及びＡＮＤ回路１３の論理動作に
より、ＣＰＵ１へ供給されるクロック信号の変化に同期
して図３の(d)に示すように時刻t３から時刻t６までＬ
レベルのアドレスラッチ信号をアドレスラッチ回路４へ
送出する。したがって、アドレスラッチ回路４は、アド
レスラッチ信号が供給されることでＣＰＵ１が送出して
いるアドレスnをラッチする。
【００１５】今、ＣＰＵ１は外部回路９から供給される
データを読み込むリード動作を行っているとする。この
ような場合、制御回路６は、ＣＰＵ１から供給されるＨ
レベルのリード信号がマルチプレクサ１４へ供給される
ことでマルチプレクサ１４がフリップフロップ回路１１
の反転出力端子から送出される信号を選択し、図３の
(g)に示すように時刻t３から時刻t５の期間、Ｌレベル
のＷＡＩＴ信号をＣＰＵ１へ送出する。したがって、Ｃ
ＰＵ１は時刻t３から時刻t５までの間、ウエイト状態と
なり、アドレスバス７及びデータバス８を解放する。
尚、時刻t３から時刻t５の期間においても外部回路９に
対してはアドレスラッチ回路４からアドレスnが送出さ
れており、外部回路９はアドレスnに基づき動作を実行
している。
データを読み込むリード動作を行っているとする。この
ような場合、制御回路６は、ＣＰＵ１から供給されるＨ
レベルのリード信号がマルチプレクサ１４へ供給される
ことでマルチプレクサ１４がフリップフロップ回路１１
の反転出力端子から送出される信号を選択し、図３の
(g)に示すように時刻t３から時刻t５の期間、Ｌレベル
のＷＡＩＴ信号をＣＰＵ１へ送出する。したがって、Ｃ
ＰＵ１は時刻t３から時刻t５までの間、ウエイト状態と
なり、アドレスバス７及びデータバス８を解放する。
尚、時刻t３から時刻t５の期間においても外部回路９に
対してはアドレスラッチ回路４からアドレスnが送出さ
れており、外部回路９はアドレスnに基づき動作を実行
している。
【００１６】一方、時刻t３から時刻t５の期間、アドレ
スバス７等は解放されているので、周辺回路３a,３b
は、時刻t３から時刻t５の期間、ＤＭＡ動作を行うこと
が可能である。
スバス７等は解放されているので、周辺回路３a,３b
は、時刻t３から時刻t５の期間、ＤＭＡ動作を行うこと
が可能である。
【００１７】制御回路６は、ＯＲ回路１５a,１５bの論
理動作及びマルチプレクサ１６の動作により、時刻t３
から時刻t５の期間におけるＣＰＵ１のウエイト状態が
終了した後、図３の(e)に示すように時刻t５から時刻t
６の期間データラッチ信号をデータラッチ回路５へ送出
する。よって、外部回路９が送出するデータはデータラ
ッチ回路５にラッチされ、ウエイト状態が解除されたＣ
ＰＵ１へデータが取り込まれる。
理動作及びマルチプレクサ１６の動作により、時刻t３
から時刻t５の期間におけるＣＰＵ１のウエイト状態が
終了した後、図３の(e)に示すように時刻t５から時刻t
６の期間データラッチ信号をデータラッチ回路５へ送出
する。よって、外部回路９が送出するデータはデータラ
ッチ回路５にラッチされ、ウエイト状態が解除されたＣ
ＰＵ１へデータが取り込まれる。
【００１８】次に、ＣＰＵ１が外部回路９へデータを書
き込むライト動作を行っている場合を説明する。このよ
うな場合、制御回路６は、まず、ＯＲ回路１５a,１５b
の論理動作及びマルチプレクサ１６の動作により、図３
の(f)に示すように時刻t３から時刻t４の期間データラ
ッチ信号をデータラッチ回路５へ送出する。よって、Ｃ
ＰＵ１が送出するデータはデータラッチ回路５にラッチ
され外部回路９へ送出される。
き込むライト動作を行っている場合を説明する。このよ
うな場合、制御回路６は、まず、ＯＲ回路１５a,１５b
の論理動作及びマルチプレクサ１６の動作により、図３
の(f)に示すように時刻t３から時刻t４の期間データラ
ッチ信号をデータラッチ回路５へ送出する。よって、Ｃ
ＰＵ１が送出するデータはデータラッチ回路５にラッチ
され外部回路９へ送出される。
【００１９】次に制御回路６は、ＣＰＵ１から供給され
るＨレベルのライト信号がマルチプレクサ１４へ供給さ
れることでマルチプレクサ１４がフリップフロップ回路
１２の出力端子から送出される信号を選択し、図３の
(h)に示すように時刻t４から時刻t６の期間、Ｌレベル
のＷＡＩＴ信号をＣＰＵ１へ送出する。したがって、Ｃ
ＰＵ１は時刻t４から時刻t６までの間、ウエイト状態と
なり、アドレスバス７及びデータバス８を解放する。
尚、時刻t４から時刻t６の期間においても外部回路９に
対してはアドレスラッチ回路４からアドレスnが送出さ
れており、外部回路９はアドレスnに基づき動作を実行
している。
るＨレベルのライト信号がマルチプレクサ１４へ供給さ
れることでマルチプレクサ１４がフリップフロップ回路
１２の出力端子から送出される信号を選択し、図３の
(h)に示すように時刻t４から時刻t６の期間、Ｌレベル
のＷＡＩＴ信号をＣＰＵ１へ送出する。したがって、Ｃ
ＰＵ１は時刻t４から時刻t６までの間、ウエイト状態と
なり、アドレスバス７及びデータバス８を解放する。
尚、時刻t４から時刻t６の期間においても外部回路９に
対してはアドレスラッチ回路４からアドレスnが送出さ
れており、外部回路９はアドレスnに基づき動作を実行
している。
【００２０】一方、時刻t４から時刻t６の期間、アドレ
スバス７等は解放されているので、周辺回路３a,３b
は、時刻t４から時刻t６の期間、ＤＭＡ動作を行うこと
が可能である。
スバス７等は解放されているので、周辺回路３a,３b
は、時刻t４から時刻t６の期間、ＤＭＡ動作を行うこと
が可能である。
【００２１】このように、ＣＰＵ１と外部回路９とのア
ドレス及びデータの伝送において、アドレス及びデータ
をラッチするラッチ回路をそれぞれ設けアドレス及びデ
ータの伝送タイミングを制御するようにしたので、換言
すると、例えば外部回路９からデータバス８へのデータ
の供給タイミングが制御されるので、ＣＰＵ１がウエイ
ト状態にあるときにはその期間を利用して周辺回路３a
等間でＤＭＡ動作を行うことができ、ＤＭＡ動作終了
後、データラッチ回路５からＣＰＵ１へデータが伝送さ
れる。したがってシステム全体としての演算処理速度を
向上させることができる。
ドレス及びデータの伝送において、アドレス及びデータ
をラッチするラッチ回路をそれぞれ設けアドレス及びデ
ータの伝送タイミングを制御するようにしたので、換言
すると、例えば外部回路９からデータバス８へのデータ
の供給タイミングが制御されるので、ＣＰＵ１がウエイ
ト状態にあるときにはその期間を利用して周辺回路３a
等間でＤＭＡ動作を行うことができ、ＤＭＡ動作終了
後、データラッチ回路５からＣＰＵ１へデータが伝送さ
れる。したがってシステム全体としての演算処理速度を
向上させることができる。
【００２２】第２の実施例 ;本発明のアクセス制御回路
装置の第２の実施例について図４を参照し以下に説明す
る。尚、図４において図１に示す構成部分と同じ構成部
分については同じ符号を付しその説明を省略する。第２
の実施例では、上述した第１の実施例と比べ、ＣＰＵ１
へ供給する、ＣＰＵコントロール信号であるＣＰＵクロ
ック信号をクロック信号から生成するＣＰＵクロック信
号発生回路２が設けられ、制御回路６は設けていない。
これらが第１の実施例と第２の実施例との相異する点で
ある。尚、第２の実施例において、システム全体のクロ
ック信号を単にクロック信号と呼び、ＣＰＵ１へ供給さ
れるクロック信号をＣＰＵクロック信号と呼ぶ。
装置の第２の実施例について図４を参照し以下に説明す
る。尚、図４において図１に示す構成部分と同じ構成部
分については同じ符号を付しその説明を省略する。第２
の実施例では、上述した第１の実施例と比べ、ＣＰＵ１
へ供給する、ＣＰＵコントロール信号であるＣＰＵクロ
ック信号をクロック信号から生成するＣＰＵクロック信
号発生回路２が設けられ、制御回路６は設けていない。
これらが第１の実施例と第２の実施例との相異する点で
ある。尚、第２の実施例において、システム全体のクロ
ック信号を単にクロック信号と呼び、ＣＰＵ１へ供給さ
れるクロック信号をＣＰＵクロック信号と呼ぶ。
【００２３】ＣＰＵクロック信号発生回路２は図５に示
すように構成される。即ち、ＣＰＵ１が送出するアドレ
スが供給されるデコーダ２０の出力側は、フリップフロ
ップ回路２１のデータ入力端子、フリップフロップ回路
２２のリセット端子、及びＡＮＤ回路２８の一入力側に
接続される。フリップフロップ回路２１の出力側は入力
側に帰還接続されるとともに、ＮＡＮＤ回路２３,２４
を介してマルチプレクサ２６に接続され、又、フリップ
フロップ回路２２の出力側はＮＡＮＤ回路２５を介し
て、あるいは直接にマルチプレクサ２６に接続される。
又、ＮＡＮＤ回路２３の出力側は、図４に示すアドレス
ラッチ４へアドレスラッチ信号を送出するインバータ２
９に接続される。
すように構成される。即ち、ＣＰＵ１が送出するアドレ
スが供給されるデコーダ２０の出力側は、フリップフロ
ップ回路２１のデータ入力端子、フリップフロップ回路
２２のリセット端子、及びＡＮＤ回路２８の一入力側に
接続される。フリップフロップ回路２１の出力側は入力
側に帰還接続されるとともに、ＮＡＮＤ回路２３,２４
を介してマルチプレクサ２６に接続され、又、フリップ
フロップ回路２２の出力側はＮＡＮＤ回路２５を介し
て、あるいは直接にマルチプレクサ２６に接続される。
又、ＮＡＮＤ回路２３の出力側は、図４に示すアドレス
ラッチ４へアドレスラッチ信号を送出するインバータ２
９に接続される。
【００２４】マルチプレクサ２６は、ＣＰＵ１が送出す
る上記リード信号によってＮＡＮＤ回路２５の出力信号
を選択し、上記ライト信号によってフリップフロップ回
路２２の出力信号を選択する。マルチプレクサ２６の出
力側は、クロック信号が一入力端子に供給されるＮＯＲ
回路２７の他の入力端子に接続され、ＮＯＲ回路２７の
出力側はＣＰＵ１のクロック信号入力端子及びＡＮＤ回
路２８の他方の入力端子に接続される。尚、ＡＮＤ回路
２８は、図４に示すデータラッチ回路５へデータラッチ
信号を送出する回路である。
る上記リード信号によってＮＡＮＤ回路２５の出力信号
を選択し、上記ライト信号によってフリップフロップ回
路２２の出力信号を選択する。マルチプレクサ２６の出
力側は、クロック信号が一入力端子に供給されるＮＯＲ
回路２７の他の入力端子に接続され、ＮＯＲ回路２７の
出力側はＣＰＵ１のクロック信号入力端子及びＡＮＤ回
路２８の他方の入力端子に接続される。尚、ＡＮＤ回路
２８は、図４に示すデータラッチ回路５へデータラッチ
信号を送出する回路である。
【００２５】このように構成される第２の実施例におけ
るアクセス制御回路装置の動作を図６を参照し以下に説
明する。第１の実施例における動作と同様に、ＣＰＵ１
は時刻t２ないし時刻t７の期間、外部回路９へアクセス
するアドレスnを送出するものとする。よって、ＣＰＵ
クロック信号発生回路２を構成するデコーダ２０から時
刻t２から時刻t７までの間、Ｈレベルの信号がフリップ
フロップ回路２２のリセット端子へ供給され、フリップ
フロップ回路２２は時刻t２から時刻t７までリセットさ
れず、供給されるクロック信号によって図６の(g)に示
すように時刻t４から時刻t６までＬレベルの信号をＮＡ
ＮＤ回路２５へ送出する。
るアクセス制御回路装置の動作を図６を参照し以下に説
明する。第１の実施例における動作と同様に、ＣＰＵ１
は時刻t２ないし時刻t７の期間、外部回路９へアクセス
するアドレスnを送出するものとする。よって、ＣＰＵ
クロック信号発生回路２を構成するデコーダ２０から時
刻t２から時刻t７までの間、Ｈレベルの信号がフリップ
フロップ回路２２のリセット端子へ供給され、フリップ
フロップ回路２２は時刻t２から時刻t７までリセットさ
れず、供給されるクロック信号によって図６の(g)に示
すように時刻t４から時刻t６までＬレベルの信号をＮＡ
ＮＤ回路２５へ送出する。
【００２６】又、フリップフロップ回路２１も供給され
るクロック信号によってＮＡＮＤ回路２３を介して図６
の(f)に示すような信号を送出する。よって、ＮＡＮＤ
回路２４,２５の論理動作によりＮＡＮＤ回路２５は、
図６の(h)に示すように、時刻t２から時刻t４の期間Ｌ
レベルの信号をマルチプレクサ２６へ送出する。尚、図
５に示す、ＮＡＮＤ回路２３の出力側「Ａ」は図６の(f)
に示す「Ａ」に対応し、フリップフロップ回路２２の出力
側「Ｂ」は図６の(g)に示す「Ｂ」に対応し、ＮＡＮＤ回路
２５の出力側「Ｃ」は図６の(h)に示す「Ｃ」に対応してい
る。
るクロック信号によってＮＡＮＤ回路２３を介して図６
の(f)に示すような信号を送出する。よって、ＮＡＮＤ
回路２４,２５の論理動作によりＮＡＮＤ回路２５は、
図６の(h)に示すように、時刻t２から時刻t４の期間Ｌ
レベルの信号をマルチプレクサ２６へ送出する。尚、図
５に示す、ＮＡＮＤ回路２３の出力側「Ａ」は図６の(f)
に示す「Ａ」に対応し、フリップフロップ回路２２の出力
側「Ｂ」は図６の(g)に示す「Ｂ」に対応し、ＮＡＮＤ回路
２５の出力側「Ｃ」は図６の(h)に示す「Ｃ」に対応してい
る。
【００２７】マルチプレクサ２６では、ＣＰＵ１がリー
ド信号を送出している場合にはＮＡＮＤ回路２５が送出
する、図６の(h)に示す信号が選択され、ＣＰＵ１がラ
イト信号を送出している場合にはフリップフロップ回路
２２が送出する、図６の(g)に示す信号が選択される。
よって図６の(a)に示すクロック信号が供給されている
ＮＯＲ回路２７は、ＣＰＵ１がライト信号を送出してい
るときには図６の(g)に示す信号と上記クロック信号と
の論理動作により、図６の(b)に示すように、時刻t５か
ら時刻６においてはＨレベルの信号のないＣＰＵクロッ
ク信号をＣＰＵ１へ送出し、一方、ＣＰＵ１がリード信
号を送出しているときには図６の(h)に示す信号と上記
クロック信号との論理動作により、図６の(c)に示すよ
うに、時刻t３から時刻４においてはＨレベルの信号の
ないＣＰＵクロック信号をＣＰＵ１へ送出する。
ド信号を送出している場合にはＮＡＮＤ回路２５が送出
する、図６の(h)に示す信号が選択され、ＣＰＵ１がラ
イト信号を送出している場合にはフリップフロップ回路
２２が送出する、図６の(g)に示す信号が選択される。
よって図６の(a)に示すクロック信号が供給されている
ＮＯＲ回路２７は、ＣＰＵ１がライト信号を送出してい
るときには図６の(g)に示す信号と上記クロック信号と
の論理動作により、図６の(b)に示すように、時刻t５か
ら時刻６においてはＨレベルの信号のないＣＰＵクロッ
ク信号をＣＰＵ１へ送出し、一方、ＣＰＵ１がリード信
号を送出しているときには図６の(h)に示す信号と上記
クロック信号との論理動作により、図６の(c)に示すよ
うに、時刻t３から時刻４においてはＨレベルの信号の
ないＣＰＵクロック信号をＣＰＵ１へ送出する。
【００２８】よってＣＰＵ１は、ライト動作を実行して
いる場合には図６の(b)に示すように時刻t５から時刻t
６まで間、動作を停止していることになり、又、リード
動作を実行している場合には図６の(c)に示すように時
刻t３から時刻t４まで間、動作を停止していることにな
る。
いる場合には図６の(b)に示すように時刻t５から時刻t
６まで間、動作を停止していることになり、又、リード
動作を実行している場合には図６の(c)に示すように時
刻t３から時刻t４まで間、動作を停止していることにな
る。
【００２９】尚、アドレスラッチ回路４に供給されるア
ドレスラッチ信号は図５に示すインバータ２９から送出
され、このアドレスラッチ信号は、図６の(f)に示す信
号がインバータ２９によって反転された信号であり、図
６の(i)に示すように変化する。又、データラッチ回路
５に供給されるデータラッチ信号は図５に示すＡＮＤ回
路２８から送出され、このデータラッチ信号は、ＣＰＵ
１がライト動作を行っている場合には図６の(j)に示す
信号となり、ＣＰＵ１がリード動作を行っている場合に
は図６の(k)に示す信号となる。
ドレスラッチ信号は図５に示すインバータ２９から送出
され、このアドレスラッチ信号は、図６の(f)に示す信
号がインバータ２９によって反転された信号であり、図
６の(i)に示すように変化する。又、データラッチ回路
５に供給されるデータラッチ信号は図５に示すＡＮＤ回
路２８から送出され、このデータラッチ信号は、ＣＰＵ
１がライト動作を行っている場合には図６の(j)に示す
信号となり、ＣＰＵ１がリード動作を行っている場合に
は図６の(k)に示す信号となる。
【００３０】このようにＣＰＵクロック信号発生回路２
がアドレスラッチ回路４、データラッチ回路５に送出す
るアドレスラッチ信号、データラッチ信号は、上述した
第１の実施例にて説明したタイミングにて第１の実施例
と同様に送出される。尚、図３と図６において示す、各
時刻は一致しているものとする。
がアドレスラッチ回路４、データラッチ回路５に送出す
るアドレスラッチ信号、データラッチ信号は、上述した
第１の実施例にて説明したタイミングにて第１の実施例
と同様に送出される。尚、図３と図６において示す、各
時刻は一致しているものとする。
【００３１】よって図６に示すように、ＣＰＵ１がライ
ト動作を実行している場合には、ＣＰＵ１の動作停止期
間に相当する時刻t４から時刻t６まで周辺回路３a等は
ＤＭＡ動作を行うことができ、ＣＰＵ１がリード動作を
実行している場合には、ＣＰＵ１の動作停止期間に相当
する時刻t３から時刻t５まで周辺回路３a等はＤＭＡ動
作を行うことができる。
ト動作を実行している場合には、ＣＰＵ１の動作停止期
間に相当する時刻t４から時刻t６まで周辺回路３a等は
ＤＭＡ動作を行うことができ、ＣＰＵ１がリード動作を
実行している場合には、ＣＰＵ１の動作停止期間に相当
する時刻t３から時刻t５まで周辺回路３a等はＤＭＡ動
作を行うことができる。
【００３２】このように、第１の実施例ではＣＰＵ１へ
ウエイト信号を供給しＣＰＵ１の動作を停止させたが、
第２実施例ではＣＰＵ１へ供給するＣＰＵクロック信号
を間引き、ＣＰＵ１の動作を停止させることで、第２の
実施例においても第１の実施例にて説明したのと同様の
効果を得ることができる。
ウエイト信号を供給しＣＰＵ１の動作を停止させたが、
第２実施例ではＣＰＵ１へ供給するＣＰＵクロック信号
を間引き、ＣＰＵ１の動作を停止させることで、第２の
実施例においても第１の実施例にて説明したのと同様の
効果を得ることができる。
【００３３】
【発明の効果】以上詳述したように本発明によれば、Ｃ
ＰＵコントロール信号によりＣＰＵ動作を制御し、上記
ＣＰＵと他の半導体集積回路装置との間の情報伝送のタ
イミングを制御するようにしたことより、ＣＰＵが例え
ばウエイト状態にあるとき例えば他の半導体集積回路装
置から上記ＣＰＵへのデータ伝送は停止され、周辺回路
間におけるＤＭＡ動作を安全に行うことができ、ＣＰＵ
が他の半導体集積回路装置へアクセスするような場合に
おいても高速に動作することができる。
ＰＵコントロール信号によりＣＰＵ動作を制御し、上記
ＣＰＵと他の半導体集積回路装置との間の情報伝送のタ
イミングを制御するようにしたことより、ＣＰＵが例え
ばウエイト状態にあるとき例えば他の半導体集積回路装
置から上記ＣＰＵへのデータ伝送は停止され、周辺回路
間におけるＤＭＡ動作を安全に行うことができ、ＣＰＵ
が他の半導体集積回路装置へアクセスするような場合に
おいても高速に動作することができる。
【図１】 本発明のアクセス制御回路装置の第１の実施
例における構成を示すブロック図である。
例における構成を示すブロック図である。
【図２】 図１に示す制御回路の構成の一例を示す論理
回路図である。
回路図である。
【図３】 図１に示すアクセス制御回路装置の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図４】 本発明のアクセス制御回路装置の第２の実施
例における構成を示すブロック図である。
例における構成を示すブロック図である。
【図５】 図４に示すＣＰＵクロック信号発生回路の構
成の一例を示す論理回路図である。
成の一例を示す論理回路図である。
【図６】 図４に示すアクセス制御回路装置の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図７】 一の半導体集積回路装置が他の半導体集積回
路装置へアクセスする場合の動作を説明するためのタイ
ミングチャートである。
路装置へアクセスする場合の動作を説明するためのタイ
ミングチャートである。
１…ＣＰＵ、２…ＣＰＵクロック信号発生回路、３a,３
b…周辺回路、４…アドレスラッチ回路、５…データラ
ッチ回路、６…制御回路、７…アドレスバス、８…デー
タバス、９…外部回路。
b…周辺回路、４…アドレスラッチ回路、５…データラ
ッチ回路、６…制御回路、７…アドレスバス、８…デー
タバス、９…外部回路。
Claims (3)
- 【請求項１】 アドレスバス及びデータバスに接続され
る中央演算処理装置と該中央演算処理装置の周辺回路と
を有し、上記中央演算処理装置がウエイト状態にあると
き上記周辺回路間でダイレクト メモリ アクセス動作を
行うような半導体集積回路装置と、当該半導体集積回路
装置とは別個の他の半導体集積回路装置とのアクセス動
作を制御するアクセス制御回路装置において、 上記アドレスバス及び上記データバスと上記他の半導体
集積回路装置との間に接続され、上記中央演算処理装置
と上記他の半導体集積回路装置との間のアドレス及びデ
ータの伝送を制御する情報伝送制御手段と、 上記中央演算処理装置が上記他の半導体集積回路装置へ
アクセスした場合、上記中央演算処理装置へＣＰＵコン
トロール信号を送出し、かつ、上記情報伝送制御手段へ
上記伝送制御のための制御信号を送出する制御手段と、
を備えたことを特徴とするアクセス制御回路装置。 - 【請求項２】 上記ＣＰＵコントロール信号は、中央演
算処理装置における演算動作を一時停止させるウエイト
信号である、請求項１記載のアクセス制御回路装置。 - 【請求項３】 上記ＣＰＵコントロール信号は、中央演
算処理装置へ供給するＣＰＵクロック信号である、請求
項１記載のアクセス制御回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19193192A JPH0635845A (ja) | 1992-07-20 | 1992-07-20 | アクセス制御回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19193192A JPH0635845A (ja) | 1992-07-20 | 1992-07-20 | アクセス制御回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635845A true JPH0635845A (ja) | 1994-02-10 |
Family
ID=16282833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19193192A Pending JPH0635845A (ja) | 1992-07-20 | 1992-07-20 | アクセス制御回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635845A (ja) |
-
1992
- 1992-07-20 JP JP19193192A patent/JPH0635845A/ja active Pending
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