JPH0636426B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0636426B2 JPH0636426B2 JP63128411A JP12841188A JPH0636426B2 JP H0636426 B2 JPH0636426 B2 JP H0636426B2 JP 63128411 A JP63128411 A JP 63128411A JP 12841188 A JP12841188 A JP 12841188A JP H0636426 B2 JPH0636426 B2 JP H0636426B2
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Description
【発明の詳細な説明】 本発明は、半導体記憶装置の製造方法、特にダイナミッ
クランダム アクセス メモリ（Dynamic Random Acces
s Memory；以下、Ｄ−ＲＡＭという。）の製造方法に関
する。
クランダム アクセス メモリ（Dynamic Random Acces
s Memory；以下、Ｄ−ＲＡＭという。）の製造方法に関
する。
ＭＩＳ（Metal-Insulator-Semiconductor）型の半導体
記憶装置の高速化、高集積化のために、そのゲート電極
の材料としてモリブデン（Ｍｏ）、タンタル（Ｔａ）あ
るいはタングステン（Ｗ）などの高融点金属を用いるこ
とが考えられている。これらの金属材料は多結晶シリコ
ンなどに比べて低抵抗であるという利点と、多結晶シリ
コンと同様に、ソース・ドレイン領域形成にあたって自
己整合可能であるという利点とを備えている。それゆ
え、半導体記憶装置の高速化、高集積化を実現する上で
極めて有効である。
記憶装置の高速化、高集積化のために、そのゲート電極
の材料としてモリブデン（Ｍｏ）、タンタル（Ｔａ）あ
るいはタングステン（Ｗ）などの高融点金属を用いるこ
とが考えられている。これらの金属材料は多結晶シリコ
ンなどに比べて低抵抗であるという利点と、多結晶シリ
コンと同様に、ソース・ドレイン領域形成にあたって自
己整合可能であるという利点とを備えている。それゆ
え、半導体記憶装置の高速化、高集積化を実現する上で
極めて有効である。
特に、Ｄ−ＲＡＭにおいては高速化、高集積化を図る要
求が強く、上述した金属材料を用いたＤ−ＲＡＭが例え
ば文献“IEEE Transactions on Electron Devices,Vol.
ED-27,No.8,August 1980”のp1602-p1606に記載されて
いる。この文献によれば、１層目の配線である多結晶シ
リコン層はメモリセルを動作させるための周辺回路のＭ
ＩＳ型電界効果トランジスタ（以下、ＭＩＳＦＥＴとい
う。）のゲート電極およびメモリセルの電荷蓄積用のキ
ャパシタの一電極として利用し、２層目の配線であるモ
リブデン層はメモリセル中のＭＩＳＦＥＴのゲート電極
すなわちワード線として使用している。
求が強く、上述した金属材料を用いたＤ−ＲＡＭが例え
ば文献“IEEE Transactions on Electron Devices,Vol.
ED-27,No.8,August 1980”のp1602-p1606に記載されて
いる。この文献によれば、１層目の配線である多結晶シ
リコン層はメモリセルを動作させるための周辺回路のＭ
ＩＳ型電界効果トランジスタ（以下、ＭＩＳＦＥＴとい
う。）のゲート電極およびメモリセルの電荷蓄積用のキ
ャパシタの一電極として利用し、２層目の配線であるモ
リブデン層はメモリセル中のＭＩＳＦＥＴのゲート電極
すなわちワード線として使用している。
つまり、モリブデン層は複数のメモリセルによって構成
されているメモリアレイ内で使用されているのみであ
る。
されているメモリアレイ内で使用されているのみであ
る。
ところで、かかる高融点金属の適用に際して、本発明者
等は以下のような点について問題意識を持った。
等は以下のような点について問題意識を持った。
すなわち、高融点金属膜はSiO2膜などとの密着性が悪
い。また製造工程中に混入するナトリウムイオンなどの
不純物を透過しやすく、これがSiとSiO2との界面に達し
てスレッショールド電圧（Vth）を変動させ、安定な特
性をもったＭＩＳＦＥＴが得られない。特に、メモリセ
ル内のＭＩＳＦＥＴとは異なり、微少な信号を確実に増
幅する必要のあるセンスアンプ等の周辺回路を構成する
ＭＩＳＦＥＴにおいては、そのＭＩＳＦＥＴのゲート電
極としてかかる高融点金属のみを使用するのは不適当で
あった。
い。また製造工程中に混入するナトリウムイオンなどの
不純物を透過しやすく、これがSiとSiO2との界面に達し
てスレッショールド電圧（Vth）を変動させ、安定な特
性をもったＭＩＳＦＥＴが得られない。特に、メモリセ
ル内のＭＩＳＦＥＴとは異なり、微少な信号を確実に増
幅する必要のあるセンスアンプ等の周辺回路を構成する
ＭＩＳＦＥＴにおいては、そのＭＩＳＦＥＴのゲート電
極としてかかる高融点金属のみを使用するのは不適当で
あった。
さらに、段差がゆるやかなＬＯＣＯＳ（Local Oxidatio
n of Silicon）技術を適用して形成したフィールド絶縁
膜上にその高融点金属より成る配線層を形成するのにも
かかわらず、２層目の配線層としてその高融点金属を用
いたために１層目の配線層と交叉する箇所で断線を起こ
し易い。
n of Silicon）技術を適用して形成したフィールド絶縁
膜上にその高融点金属より成る配線層を形成するのにも
かかわらず、２層目の配線層としてその高融点金属を用
いたために１層目の配線層と交叉する箇所で断線を起こ
し易い。
本発明は上述の問題意識に基づいて成されたものであ
る。
る。
本発明の目的は、高速で信頼性の高い半導体記憶装置の
製造方法を提供することにある。
製造方法を提供することにある。
以下本発明を具体的実施例に従って説明する。以下に説
明した実施例は、本発明を６４ＫbitＤ−ＲＡＭに適用
したものである。
明した実施例は、本発明を６４ＫbitＤ−ＲＡＭに適用
したものである。
まず、第１Ａ図および第１Ｂ図を用いて説明する。第１
Ａ図はメモリアレイ内のメモリセル構造を示す部分断面
図、第１Ｂ図はメモリアレイの周辺に構成されるＭＩＳ
ＦＥＴ構造を示す部分断面図である。
Ａ図はメモリアレイ内のメモリセル構造を示す部分断面
図、第１Ｂ図はメモリアレイの周辺に構成されるＭＩＳ
ＦＥＴ構造を示す部分断面図である。
第１Ａ図において、Ｐ型シリコン基板１０１の上面には
２つのメモリセルが形成されている。すなわち、基板１
０１内に絶縁分離用のフィールドSiO2膜１０５が形成さ
れ、このフィールドSiO2膜１０５によって取り囲まれた
基板１０１の上面にメモリセルＭ−ＣＥＬ1，Ｍ−ＣＥ
Ｌ2がそれぞれ形成されている。
２つのメモリセルが形成されている。すなわち、基板１
０１内に絶縁分離用のフィールドSiO2膜１０５が形成さ
れ、このフィールドSiO2膜１０５によって取り囲まれた
基板１０１の上面にメモリセルＭ−ＣＥＬ1，Ｍ−ＣＥ
Ｌ2がそれぞれ形成されている。
メモリセルＭ−ＣＥＬ1は、基板１０１内に選択的に形
成されたＮ+型領域１１９，１２０をソースおよびドレ
イン領域とし、そのＮ+型領域１１９，１２０間の基板
１０１表面にゲートSiO2膜１０９を介して形成された多
結晶シリコン層１１４とシリコンを含有したモリブデン
層１２９とから成る多層構造導体層をゲート電極とした
ＭＩＳＦＥＴと、多結晶シリコン層１０８を一方の電極
（プレート電極）とし、Si3N4膜１０６を誘電体層と
し、ゲートSiO2膜１０６下に誘起されるＮ型反転層（図
示せず）を他方の電極とした電荷蓄積用キャパシタとか
ら成っている。
成されたＮ+型領域１１９，１２０をソースおよびドレ
イン領域とし、そのＮ+型領域１１９，１２０間の基板
１０１表面にゲートSiO2膜１０９を介して形成された多
結晶シリコン層１１４とシリコンを含有したモリブデン
層１２９とから成る多層構造導体層をゲート電極とした
ＭＩＳＦＥＴと、多結晶シリコン層１０８を一方の電極
（プレート電極）とし、Si3N4膜１０６を誘電体層と
し、ゲートSiO2膜１０６下に誘起されるＮ型反転層（図
示せず）を他方の電極とした電荷蓄積用キャパシタとか
ら成っている。
一方、メモリセルＭ−ＣＥＬ2は基板１０１内に選択的
に形成されたＮ+型領域１２１，１２２をソースおよび
ドレイン領域とし、そのＮ+型領域１２１，１２２間の
基板１０１表面にゲートSiO2膜１０９を介して形成され
た多結晶シリコン層１１４とシリコンを含有したモリブ
デン層１２９とから成る多層構造導体層をゲート電極と
したＭＩＳＦＥＴと、多結晶シリコン層１０８を一方の
電極（プレート電極）とし、Si3N4膜１０６を誘電体層
とし、ゲートSiO2膜１０６下に誘起されるＮ型反転層を
他方の電極とした電荷蓄積用キャパシタとから成ってい
る。
に形成されたＮ+型領域１２１，１２２をソースおよび
ドレイン領域とし、そのＮ+型領域１２１，１２２間の
基板１０１表面にゲートSiO2膜１０９を介して形成され
た多結晶シリコン層１１４とシリコンを含有したモリブ
デン層１２９とから成る多層構造導体層をゲート電極と
したＭＩＳＦＥＴと、多結晶シリコン層１０８を一方の
電極（プレート電極）とし、Si3N4膜１０６を誘電体層
とし、ゲートSiO2膜１０６下に誘起されるＮ型反転層を
他方の電極とした電荷蓄積用キャパシタとから成ってい
る。
上記多結晶シリコン層１０８は同図から明らかなように
すべてのメモリ内におけるキャパシタの共通電極となっ
ている。そして、この多結晶シリコン層１０８に電源電
圧Ｖｃｃを印加することによって上記Ｎ型反転層が誘起
される。このキャパシタの共通電極は比較的高比抵抗で
ある多結晶シリコン層を用いても、常に一定電圧（電源
電圧Vcc）がそこに印加されるため何等Ｄ−ＲＡＭの動
作速度には影響しない。
すべてのメモリ内におけるキャパシタの共通電極となっ
ている。そして、この多結晶シリコン層１０８に電源電
圧Ｖｃｃを印加することによって上記Ｎ型反転層が誘起
される。このキャパシタの共通電極は比較的高比抵抗で
ある多結晶シリコン層を用いても、常に一定電圧（電源
電圧Vcc）がそこに印加されるため何等Ｄ−ＲＡＭの動
作速度には影響しない。
上記多層構造導体層（１１４，１１９）は、ＭＩＳＦＥ
Ｔのゲート電極であるとともにワード線と呼ぶ配線層で
もある。
Ｔのゲート電極であるとともにワード線と呼ぶ配線層で
もある。
上記多層構造導体層（１１４，１２９）上には層間絶縁
膜としてリン・シリケート・ガラス膜１１８が形成さ
れ、そしてそのガラス膜１１８上にはＮ+型領域１１
９，１２２に接続するアルミニウムから成るデータ線Ｄ
Ｌが形成されている。
膜としてリン・シリケート・ガラス膜１１８が形成さ
れ、そしてそのガラス膜１１８上にはＮ+型領域１１
９，１２２に接続するアルミニウムから成るデータ線Ｄ
Ｌが形成されている。
第１Ｂ図において、Ｐ型シリコン基板１０１の上面には
一つのＭＩＳＦＥＴが形成されている。例えば、このＭ
ＩＳＦＥＴは、ソース領域，ドレイン領域，ゲート絶縁
膜およびゲート電極がＮ+型領域１２３，Ｎ+型領域１２
４，ゲートSiO2膜１０９および多結晶シリコン層１１４
とシリコンを含有したモリブデン層１２９とから成る多
層構造導体層によってそれぞれ構成されている。Ｎ+型
領域１２３にはゲート電極と同じ多層構造導体層（１１
４，１２９）が、Ｎ+型領域１２４にはアルミニウムか
ら成る導体層（配線層）１２７がそれぞれ接続されてい
る。
一つのＭＩＳＦＥＴが形成されている。例えば、このＭ
ＩＳＦＥＴは、ソース領域，ドレイン領域，ゲート絶縁
膜およびゲート電極がＮ+型領域１２３，Ｎ+型領域１２
４，ゲートSiO2膜１０９および多結晶シリコン層１１４
とシリコンを含有したモリブデン層１２９とから成る多
層構造導体層によってそれぞれ構成されている。Ｎ+型
領域１２３にはゲート電極と同じ多層構造導体層（１１
４，１２９）が、Ｎ+型領域１２４にはアルミニウムか
ら成る導体層（配線層）１２７がそれぞれ接続されてい
る。
このような構造のＭＩＳＦＥＴは、例えばセンスアンプ
等の周辺回路を構成するものである。
等の周辺回路を構成するものである。
次に、本発明のような構成とすることによって得られる
効果を述べる。
効果を述べる。
(1)ワード線ならびに周辺回路内のＭＩＳＦＥＴのゲー
ト電極は、ソースおよびドレイン領域を形成するための
不純物拡散温度に充分耐られ、しかも低比抵抗である高
融点金属材料が主体となっている。したがって、そのゲ
ート電極をマスクとしてソースおよびドレイン領域を選
択的に形成することができるので、ＭＩＳＦＥＴの占有
面積は小さくなる。したがって、高集積化されたＤ−Ｒ
ＡＭを得ることができる。また、速度の面では、多結晶
シリコンをワード線等に用いたＤ−ＲＡＭに比べて速く
なる。すなわち、本発明による多層構造導体層の比抵抗
は８０〜１５０μΩcmであり、従来のＤ−ＲＡＭに使用
していた多結晶シリコンの比抵抗より約１桁程度小さ
い。したがって、従来のＤ−ＲＡＭより信号の遅延時間
の小さいＤ−ＲＡＭが得られる。
ト電極は、ソースおよびドレイン領域を形成するための
不純物拡散温度に充分耐られ、しかも低比抵抗である高
融点金属材料が主体となっている。したがって、そのゲ
ート電極をマスクとしてソースおよびドレイン領域を選
択的に形成することができるので、ＭＩＳＦＥＴの占有
面積は小さくなる。したがって、高集積化されたＤ−Ｒ
ＡＭを得ることができる。また、速度の面では、多結晶
シリコンをワード線等に用いたＤ−ＲＡＭに比べて速く
なる。すなわち、本発明による多層構造導体層の比抵抗
は８０〜１５０μΩcmであり、従来のＤ−ＲＡＭに使用
していた多結晶シリコンの比抵抗より約１桁程度小さ
い。したがって、従来のＤ−ＲＡＭより信号の遅延時間
の小さいＤ−ＲＡＭが得られる。
(2)ワード線として多結晶シリコン層とその上に形成し
た高融点金属層とから成る多層構造導体層を用いてい
る。つまり、ワード線の下層導体層はステップカバレジ
および絶縁膜、特にSiO2膜に対して密着性のよい多結晶
シリコン層より成っている。したがって、線間容量を小
さくするために第１層目であるキャパシタのプレート電
極と第２層目であるワード線との間の層間絶縁膜を厚く
形成してもそのワード線の断線は生じにくい。すなわ
ち、第１Ｃ図に示すようにゲートSiO2膜１０９の表面か
ら層間絶縁膜１１０表面までの段差Ｓが大きくなって
も、ワード線として用いる多層構造導体層（１１４，１
２９）は断線しにくい。それゆえ、上期層間絶縁膜１１
０の形成は、プレート電極として用いる多結晶シリコン
層１０８の酸化によらず、例えばＣＶＤ（Chemical Vap
our Deposition）法によって十分厚く形成することがで
きる。結果として、線間容量が小さくなるからワード線
の時定数も小さくなり、信号の伝播遅延時間が充分短縮
される。
た高融点金属層とから成る多層構造導体層を用いてい
る。つまり、ワード線の下層導体層はステップカバレジ
および絶縁膜、特にSiO2膜に対して密着性のよい多結晶
シリコン層より成っている。したがって、線間容量を小
さくするために第１層目であるキャパシタのプレート電
極と第２層目であるワード線との間の層間絶縁膜を厚く
形成してもそのワード線の断線は生じにくい。すなわ
ち、第１Ｃ図に示すようにゲートSiO2膜１０９の表面か
ら層間絶縁膜１１０表面までの段差Ｓが大きくなって
も、ワード線として用いる多層構造導体層（１１４，１
２９）は断線しにくい。それゆえ、上期層間絶縁膜１１
０の形成は、プレート電極として用いる多結晶シリコン
層１０８の酸化によらず、例えばＣＶＤ（Chemical Vap
our Deposition）法によって十分厚く形成することがで
きる。結果として、線間容量が小さくなるからワード線
の時定数も小さくなり、信号の伝播遅延時間が充分短縮
される。
一方、前記した文献に開示されているようにワード線と
して高融点金属材料のみより成る導体層を用いた場合、
キャパシタのプレート電極とワード線との交差する部分
でそのワード線が断線してしまう問題がある。なぜなら
ば、その導体層はスパッタ等により形成しなければなら
ず、そのため、ワード線のステップカバレージが悪い。
また、その導体層はSiO2膜に対して密着性が悪い。した
がって、プレート電極とワード線との間の層間絶縁膜は
厚くできない。結果として、高融点金属材料を用いてワ
ード線の抵抗を小さくしても線間容量が大きくなってワ
ード線の時定数は充分小さくならない。それゆえ、信号
の伝播遅延時間は充分短縮されない。
して高融点金属材料のみより成る導体層を用いた場合、
キャパシタのプレート電極とワード線との交差する部分
でそのワード線が断線してしまう問題がある。なぜなら
ば、その導体層はスパッタ等により形成しなければなら
ず、そのため、ワード線のステップカバレージが悪い。
また、その導体層はSiO2膜に対して密着性が悪い。した
がって、プレート電極とワード線との間の層間絶縁膜は
厚くできない。結果として、高融点金属材料を用いてワ
ード線の抵抗を小さくしても線間容量が大きくなってワ
ード線の時定数は充分小さくならない。それゆえ、信号
の伝播遅延時間は充分短縮されない。
(3)多層構造導体層の上層である高融点金属層（モリブ
デン層）には下層と同じ材料である半導体（シリコン）
を含有させている。この半導体によって、上層の高融点
金属層と下層の半導体層との密着が確実となる。なお、
多層構造導体層形成後の熱処理、例えば熱拡散等によっ
て両層間の剥離が生じないようにするためには、この半
導体層の含有率は約４０重量％以上であることが好まし
い。
デン層）には下層と同じ材料である半導体（シリコン）
を含有させている。この半導体によって、上層の高融点
金属層と下層の半導体層との密着が確実となる。なお、
多層構造導体層形成後の熱処理、例えば熱拡散等によっ
て両層間の剥離が生じないようにするためには、この半
導体層の含有率は約４０重量％以上であることが好まし
い。
(4)電荷蓄積用キャパシタの誘電体としてSi3N4（窒化シ
リコン）を用いている。このSi3N4の比誘電率は、キャ
パシタの誘電体として一般的に使用されているSiO2膜の
比誘電率の約２倍である。それゆえ、Si3N4を用いたキ
ャパシタの単位面積当りの容量は大きい。結果として、
キャパシタの占有面積を小さくすることができ、Ｄ−Ｒ
ＡＭの高集積化を計ることができる。
リコン）を用いている。このSi3N4の比誘電率は、キャ
パシタの誘電体として一般的に使用されているSiO2膜の
比誘電率の約２倍である。それゆえ、Si3N4を用いたキ
ャパシタの単位面積当りの容量は大きい。結果として、
キャパシタの占有面積を小さくすることができ、Ｄ−Ｒ
ＡＭの高集積化を計ることができる。
次に本実施例の６４ＫビットＤ−ＲＡＭについてさらに
具体的に説明する。
具体的に説明する。
第２図は本発明に係る６４ＫビットＤ−ＲＡＭの回路図
である。このＤ−ＲＡＭの主要部分は、複数のメモリセ
ルＭ−ＣＥＬから成るメモリアレイＭ−ＡＲＹと周辺回
路すなわちセンスアンプＳＡ，ダミーアレイＤ−ＡＲ
Ｙ，カラムスイッチＣ−ＳＷ，ロウデコーダおよびカラ
ムデコーダＲＣ−ＤＣＲ，アドレスバッファＡＤＢ，デ
ータ入力バッファＤＩＢおよびデータ出力バッファＤＯ
Ｂから成っている。
である。このＤ−ＲＡＭの主要部分は、複数のメモリセ
ルＭ−ＣＥＬから成るメモリアレイＭ−ＡＲＹと周辺回
路すなわちセンスアンプＳＡ，ダミーアレイＤ−ＡＲ
Ｙ，カラムスイッチＣ−ＳＷ，ロウデコーダおよびカラ
ムデコーダＲＣ−ＤＣＲ，アドレスバッファＡＤＢ，デ
ータ入力バッファＤＩＢおよびデータ出力バッファＤＯ
Ｂから成っている。
Ｍ−ＡＲＹは情報を記憶する単位であるＭ−ＣＥＬが集
っている領域であり、周辺回路は１つのＭ−ＣＥＬを選
択して情報を読出し、増幅し、出力するなどの働きをす
る。すなわち、ＡＤＢはＩＣの外部から入力されたアド
レス信号ＡO〜ＡiおよびＡi+1〜Ａjをしかるべき信号に
変換した後ＲＣ−ＤＣＲに送出し、ＲＣ−ＤＣＲはこの
信号に基づいて１本のワード線例えばＷＬ1-2および１
つのカラムスイッチに対応した１対のデータ線Ｄ
Ｌ1-1，▲▼1-1を選択する。この結果１つのＭ−Ｃ
ＥＬが選択される。Ｍ−ＣＥＬは電荷蓄積用キャパシタ
ＣS内の電荷の有無によって情報を蓄積しており、ＷＬ
1-2に印加される信号によってゲートＭＩＳＦＥＴＱMを
導通させると情報がＣS内の電荷を放電する形でＤＬ1-1
に読出される。ＳＡは読出された情報を増幅し、ＤＯＢ
を経て出力される。
っている領域であり、周辺回路は１つのＭ−ＣＥＬを選
択して情報を読出し、増幅し、出力するなどの働きをす
る。すなわち、ＡＤＢはＩＣの外部から入力されたアド
レス信号ＡO〜ＡiおよびＡi+1〜Ａjをしかるべき信号に
変換した後ＲＣ−ＤＣＲに送出し、ＲＣ−ＤＣＲはこの
信号に基づいて１本のワード線例えばＷＬ1-2および１
つのカラムスイッチに対応した１対のデータ線Ｄ
Ｌ1-1，▲▼1-1を選択する。この結果１つのＭ−Ｃ
ＥＬが選択される。Ｍ−ＣＥＬは電荷蓄積用キャパシタ
ＣS内の電荷の有無によって情報を蓄積しており、ＷＬ
1-2に印加される信号によってゲートＭＩＳＦＥＴＱMを
導通させると情報がＣS内の電荷を放電する形でＤＬ1-1
に読出される。ＳＡは読出された情報を増幅し、ＤＯＢ
を経て出力される。
次に、第２図に示した６４ＫビットＤ−ＲＡＭ回路のレ
イアウトパターンを第３図に従って説明する。
イアウトパターンを第３図に従って説明する。
まず複数のＭ−ＣＥＬによって構成された２つのメモリ
アレイＭ−ＡＲＹ1，Ｍ−ＡＲＹ2がチップ中央に配置さ
れている。これらはチップ面積の約６０％を占める。そ
してメモリアレイの周辺には第１図に示した周辺回路、
すなわちそれぞれのメモリアレイに対応したセンスアン
プＳＡ1，ＳＡ2、ロウデコーダＲ−ＤＣＲ1，Ｒ−ＤＣ
Ｒ2、カラムスイッチＣ−ＳＷ1，Ｃ−ＳＷ2、ダミーア
レイＤ−ＡＲＹ1，Ｄ−ＡＲＹ2、および２つのメモリア
レイに共通のアドレスバッファＡＤＢ、カラムデコーダ
Ｃ−ＤＣＲ、データ入力バッファＤＩＢ、データ出力バ
ッファＤＯＢが図のように配置されている。
アレイＭ−ＡＲＹ1，Ｍ−ＡＲＹ2がチップ中央に配置さ
れている。これらはチップ面積の約６０％を占める。そ
してメモリアレイの周辺には第１図に示した周辺回路、
すなわちそれぞれのメモリアレイに対応したセンスアン
プＳＡ1，ＳＡ2、ロウデコーダＲ−ＤＣＲ1，Ｒ−ＤＣ
Ｒ2、カラムスイッチＣ−ＳＷ1，Ｃ−ＳＷ2、ダミーア
レイＤ−ＡＲＹ1，Ｄ−ＡＲＹ2、および２つのメモリア
レイに共通のアドレスバッファＡＤＢ、カラムデコーダ
Ｃ−ＤＣＲ、データ入力バッファＤＩＢ、データ出力バ
ッファＤＯＢが図のように配置されている。
そして第１図に示したように、例えばＭ−ＡＲＹにおい
ては、Ｒ−ＤＣＲ1から伸びる２５６本のワード線ＷＬ
と、これと直交するようにＣ−ＤＣＲからＣ−ＳＷ1，
Ｄ−ＡＲＹ1を介して伸びる２５６本のデータ線ＤＬと
が交差している。そして、この交点に対応して１つのＭ
−ＣＥＬが設けられている。このＷＬは第３図に示すよ
うにＤＬに比べて非常に長いので、ＷＬにおける信号の
伝播遅延時間を短縮することがＤ−ＲＡＭの高速化には
不可欠である。
ては、Ｒ−ＤＣＲ1から伸びる２５６本のワード線ＷＬ
と、これと直交するようにＣ−ＤＣＲからＣ−ＳＷ1，
Ｄ−ＡＲＹ1を介して伸びる２５６本のデータ線ＤＬと
が交差している。そして、この交点に対応して１つのＭ
−ＣＥＬが設けられている。このＷＬは第３図に示すよ
うにＤＬに比べて非常に長いので、ＷＬにおける信号の
伝播遅延時間を短縮することがＤ−ＲＡＭの高速化には
不可欠である。
上述の回路の他にリード・ライト信号発生回路Ｒ／Ｗ−
ＳＧ、ＲＡＳ信号発生回路ＲＡＳ−ＳＧ、ＲＡＳ系信号
発生回路ＳＧ1、ＧＡＳ信号発生回路ＣＡＳ−ＳＧ、Ｃ
ＡＳ系信号発生回路ＳＧ2、メインアンプＭＡおよびＶ
BB電圧発生回路ＶBB−Ｇが図のように配置されている。
ＳＧ、ＲＡＳ信号発生回路ＲＡＳ−ＳＧ、ＲＡＳ系信号
発生回路ＳＧ1、ＧＡＳ信号発生回路ＣＡＳ−ＳＧ、Ｃ
ＡＳ系信号発生回路ＳＧ2、メインアンプＭＡおよびＶ
BB電圧発生回路ＶBB−Ｇが図のように配置されている。
また、チップの上辺と下辺に沿って、Ｄ−ＲＡＭＩＣの
外部からの入力をＩＣチップ内に導入するためのポンデ
ィングパッドＰ−▲▼，Ｐ−▲▼，Ｐ−Ｄｉ
ｎ，Ｐ−ＶSS，Ｐ−▲▼，Ｐ−ＤOUT，Ｐ−
ＶCC，Ｐ−Ａ0〜Ｐ−Ａ7が図のように配置されている。
外部からの入力をＩＣチップ内に導入するためのポンデ
ィングパッドＰ−▲▼，Ｐ−▲▼，Ｐ−Ｄｉ
ｎ，Ｐ−ＶSS，Ｐ−▲▼，Ｐ−ＤOUT，Ｐ−
ＶCC，Ｐ−Ａ0〜Ｐ−Ａ7が図のように配置されている。
次に、６４ＫビットＤ−ＲＡＭ内の具体的な素子構造に
ついて第４図，第５図および第６図の斜断面図を用いて
説明する。
ついて第４図，第５図および第６図の斜断面図を用いて
説明する。
第４図は一個のメモリセルＭ−ＣＥＬの素子構造を示す
斜断面図であり、１はＰ型半導体基板、２はSiO2から成
る比較的厚い絶縁膜（以下フィールド絶縁膜という）、
３はSiO2から成る比較的薄い絶縁膜（以下第２ゲート絶
縁膜という）、３７はSiO2膜とその上のSi3N4膜とから
成る多層の絶縁膜（以下第１ゲート絶縁膜という）、４
および５はＮ+型半導体領域、６は第１多結晶シリコン
層、７はＮ型表面反転層、８は第２多結晶シリコン層、
３０はシリコンを含有したモリブデン層、９はＰＳＧ
（リン・シリケート・ガラス）層、１０はアルミニウム
層を示す。
斜断面図であり、１はＰ型半導体基板、２はSiO2から成
る比較的厚い絶縁膜（以下フィールド絶縁膜という）、
３はSiO2から成る比較的薄い絶縁膜（以下第２ゲート絶
縁膜という）、３７はSiO2膜とその上のSi3N4膜とから
成る多層の絶縁膜（以下第１ゲート絶縁膜という）、４
および５はＮ+型半導体領域、６は第１多結晶シリコン
層、７はＮ型表面反転層、８は第２多結晶シリコン層、
３０はシリコンを含有したモリブデン層、９はＰＳＧ
（リン・シリケート・ガラス）層、１０はアルミニウム
層を示す。
一個のメモリセルＭ−ＣＥＬ中のＭＩＳＦＥＴＱMは、
その基板、ソース領域，ドレイン領域，ゲート絶縁膜お
よびゲート電極が上述のＰ型半導体基板１，Ｎ+型半導
体領域４，Ｎ+型半導体領域５，第２ゲート絶縁膜３お
よび第２多結晶シリコン層８とシリコンを含有したモリ
ブデン層３０とから成る多層電極によってそれぞれ構成
される。前記多層電極は、例えば第２図に示したワード
線ＷＬ1-2として使用される。Ｎ+型半導体領域５に接続
されたアルミニウム層１０は例えば第２図に示したデー
タ線ＤＬ1-1として使用される。
その基板、ソース領域，ドレイン領域，ゲート絶縁膜お
よびゲート電極が上述のＰ型半導体基板１，Ｎ+型半導
体領域４，Ｎ+型半導体領域５，第２ゲート絶縁膜３お
よび第２多結晶シリコン層８とシリコンを含有したモリ
ブデン層３０とから成る多層電極によってそれぞれ構成
される。前記多層電極は、例えば第２図に示したワード
線ＷＬ1-2として使用される。Ｎ+型半導体領域５に接続
されたアルミニウム層１０は例えば第２図に示したデー
タ線ＤＬ1-1として使用される。
一方、メモリセルＭ−ＣＥＬ中の記憶用キャパシタ（情
報蓄積用キャパシタ）ＣSは、一方の電極，誘電体層お
よび他方の電極が、第１多結晶シリコン層６，第１ゲー
ト絶縁膜３７およびＮ型表面反転層７によってそれぞれ
構成される。すなわち、第１多結晶シリコン層６には電
源電圧ＶCCが印加されているため、この電源電圧ＶCCは
第１ゲート絶縁膜３７を介しての電界効果によってＰ型
半導体基板１の表面にＮ型表面反転層７を誘起せしめ
る。
報蓄積用キャパシタ）ＣSは、一方の電極，誘電体層お
よび他方の電極が、第１多結晶シリコン層６，第１ゲー
ト絶縁膜３７およびＮ型表面反転層７によってそれぞれ
構成される。すなわち、第１多結晶シリコン層６には電
源電圧ＶCCが印加されているため、この電源電圧ＶCCは
第１ゲート絶縁膜３７を介しての電界効果によってＰ型
半導体基板１の表面にＮ型表面反転層７を誘起せしめ
る。
第５図は一個のダミーセルＤ−ＣＥＬの素子構造を示す
斜断面図である。第５図において、特に、１１〜１４は
Ｎ+型半導体領域、１５は第１多結晶シリコン層、３８
はSiO2膜およびその上のSi3N4膜から成る多層の第１ゲ
ート絶縁膜、１６はＮ型表面反転層、１７および１８は
第２多結晶シリコン層、３１および３２はシリコンを含
有したモリブデン層、１９はアルミニウム層を示す。
斜断面図である。第５図において、特に、１１〜１４は
Ｎ+型半導体領域、１５は第１多結晶シリコン層、３８
はSiO2膜およびその上のSi3N4膜から成る多層の第１ゲ
ート絶縁膜、１６はＮ型表面反転層、１７および１８は
第２多結晶シリコン層、３１および３２はシリコンを含
有したモリブデン層、１９はアルミニウム層を示す。
一個のダミーセルＤ−ＣＥＬ中のＭＩＳＦＥＴＱD1は、
その基板，ドレイン領域，ソース領域，ゲート絶縁膜お
よびゲート電極がＰ型半導体基板１，Ｎ+型半導体領域
１１，Ｎ+型半導体領域１２，第２ゲート絶縁膜３およ
び第２多結晶シリコン層１７とシリコンを含有したモリ
ブデン層３１とから成る多層電極によってそれぞれ構成
される。そして、この多層電極は、例えば第２図に示し
たダミーワード線ＤＷＬ1-2としてＰ型半導体基板１上
に延びている。Ｎ+型半導体領域に接続されたアルミニ
ウム層１９は、例えば第２図に示したダミーデータ線▲
▼1-1としてＰ型半導体基板１上に延びている。
その基板，ドレイン領域，ソース領域，ゲート絶縁膜お
よびゲート電極がＰ型半導体基板１，Ｎ+型半導体領域
１１，Ｎ+型半導体領域１２，第２ゲート絶縁膜３およ
び第２多結晶シリコン層１７とシリコンを含有したモリ
ブデン層３１とから成る多層電極によってそれぞれ構成
される。そして、この多層電極は、例えば第２図に示し
たダミーワード線ＤＷＬ1-2としてＰ型半導体基板１上
に延びている。Ｎ+型半導体領域に接続されたアルミニ
ウム層１９は、例えば第２図に示したダミーデータ線▲
▼1-1としてＰ型半導体基板１上に延びている。
ダミーセルＤ−ＣＥＬ中のＭＩＳＦＥＴＱD2はその基
板，ドレイン領域，ソース領域，ゲート絶縁膜およびゲ
ート電極がＰ型半導体領域１，Ｎ+型半導体領域１３，
Ｎ+型半導体領域１４，第２ゲート絶縁膜３および第２
多結晶シリコン層１８とシリコンを含有したモリブデン
層３２とから成る多層電極によってそれぞれ構成され
る。そして、この多層電極には、例えば第２図のダミー
セルＤ−ＣＥＬ内に図示したディスチャージ信号dcが
印加される。
板，ドレイン領域，ソース領域，ゲート絶縁膜およびゲ
ート電極がＰ型半導体領域１，Ｎ+型半導体領域１３，
Ｎ+型半導体領域１４，第２ゲート絶縁膜３および第２
多結晶シリコン層１８とシリコンを含有したモリブデン
層３２とから成る多層電極によってそれぞれ構成され
る。そして、この多層電極には、例えば第２図のダミー
セルＤ−ＣＥＬ内に図示したディスチャージ信号dcが
印加される。
ダミーセルＤ−ＣＥＬ中のキャパシタＣdsは、一方の電
極，誘電体層および他方の電極が、第１多結晶シリコン
層１５，第１ゲート絶縁膜３８およびＮ型表面反転層１
６によってそれぞれ構成される。すなわち、第１多結晶
シリコン層１５には電源電圧ＶCCが印加されているた
め、この電源電圧ＶCCは第１ゲート絶縁膜３８を介して
の電界効果によってＰ型半導体基板１の表面にＮ型表面
反転層１６を誘起せしめる。
極，誘電体層および他方の電極が、第１多結晶シリコン
層１５，第１ゲート絶縁膜３８およびＮ型表面反転層１
６によってそれぞれ構成される。すなわち、第１多結晶
シリコン層１５には電源電圧ＶCCが印加されているた
め、この電源電圧ＶCCは第１ゲート絶縁膜３８を介して
の電界効果によってＰ型半導体基板１の表面にＮ型表面
反転層１６を誘起せしめる。
第６図は本発明に係るＤ−ＲＡＭのメモリアレイＭ−Ａ
ＲＹの周辺に形成された周辺回路、例えば第２図に示し
たアクティブリストアＡＲ1中の一部素子構造を示す一
部斜断面図である。第６図において、特に２０〜２３は
Ｎ+型半導体領域、２４〜２７は第２多結晶シリコン
層、３３〜３６はシリコンを含有したモリブデン層、２
８はアルミニウム層を示す。
ＲＹの周辺に形成された周辺回路、例えば第２図に示し
たアクティブリストアＡＲ1中の一部素子構造を示す一
部斜断面図である。第６図において、特に２０〜２３は
Ｎ+型半導体領域、２４〜２７は第２多結晶シリコン
層、３３〜３６はシリコンを含有したモリブデン層、２
８はアルミニウム層を示す。
第２図に示したアクティブリストアＡＲ1中のＭＩＳＦ
ＥＴＱS6は、その基板，ソース領域，ドレイン領域，ゲ
ート絶縁膜およびゲート電極がＰ型半導体基板１，Ｎ+
型半導体領域２０，Ｎ+型半導体領域２１，第２ゲート
絶縁膜３および第２多結晶シリコン層２４とシリコンを
含有したモリブデン層３３とから成る多層電極によって
それぞれ構成されている。
ＥＴＱS6は、その基板，ソース領域，ドレイン領域，ゲ
ート絶縁膜およびゲート電極がＰ型半導体基板１，Ｎ+
型半導体領域２０，Ｎ+型半導体領域２１，第２ゲート
絶縁膜３および第２多結晶シリコン層２４とシリコンを
含有したモリブデン層３３とから成る多層電極によって
それぞれ構成されている。
アクティブリストアＡＲ1中のＭＩＳＦＥＴＱS4は、そ
の基板，ソース領域，ドレイン領域，ゲート絶縁膜およ
びゲート電極がＰ型半導体基板１，Ｎ+型半導体領域２
２，Ｎ+型半導体領域２３，第２ゲート絶縁膜３および
第２多結晶シリコン層２７とシリコンを含有したモリブ
デン層３６とから成る多層電極によってそれぞれ構成さ
れている。この多層電極には第２図に示したアクティブ
リストア制御信号rgが印加される。
の基板，ソース領域，ドレイン領域，ゲート絶縁膜およ
びゲート電極がＰ型半導体基板１，Ｎ+型半導体領域２
２，Ｎ+型半導体領域２３，第２ゲート絶縁膜３および
第２多結晶シリコン層２７とシリコンを含有したモリブ
デン層３６とから成る多層電極によってそれぞれ構成さ
れている。この多層電極には第２図に示したアクティブ
リストア制御信号rgが印加される。
アクティブリストアＡＲ1中のキャパシタＣB11は、一方
の電極および誘電体層が第２多結晶シリコン層２５とシ
リコンを含有したモリブデン層３４とから成る多層電極
および第２ゲート絶縁膜３によってそれぞれ構成され
る。この多層電極は既に述べたＭＩＳＦＥＴＱS6のゲー
ト電極として使用される多層電極に連続的に接続されて
いる。また、この多層電極を構成する第２多結晶シリコ
ン層２５の一部２５ａはＭＩＳＦＥＴＱS4のＮ+型半導
体領域２２に直接接続されている。なぜならば、アルミ
ニウム配線層を介して第２多結晶シリコン層２５とＮ+
型半導体領域２２とを接続すると第２多結晶シリコン層
２５とそのアルミニウム配線層とのコンタクトエリアが
必要であり、配線密度を向上させることができない。し
たがって、配線密度を向上させるために上述した接続手
段が採用されている。
の電極および誘電体層が第２多結晶シリコン層２５とシ
リコンを含有したモリブデン層３４とから成る多層電極
および第２ゲート絶縁膜３によってそれぞれ構成され
る。この多層電極は既に述べたＭＩＳＦＥＴＱS6のゲー
ト電極として使用される多層電極に連続的に接続されて
いる。また、この多層電極を構成する第２多結晶シリコ
ン層２５の一部２５ａはＭＩＳＦＥＴＱS4のＮ+型半導
体領域２２に直接接続されている。なぜならば、アルミ
ニウム配線層を介して第２多結晶シリコン層２５とＮ+
型半導体領域２２とを接続すると第２多結晶シリコン層
２５とそのアルミニウム配線層とのコンタクトエリアが
必要であり、配線密度を向上させることができない。し
たがって、配線密度を向上させるために上述した接続手
段が採用されている。
上述したキャパシタＣS11の他方の電極は半導体基板１
表面に形成される反転層によって構成される。この反転
層は前記多層電極に供給される電圧によって形成され
る。そして、第６図に示していないが、この反転層は、
半導体基板１内に形成された第２図のアクティブリスト
ア制御信号rsが印加されるところのＮ+型半導体領域
につながる。
表面に形成される反転層によって構成される。この反転
層は前記多層電極に供給される電圧によって形成され
る。そして、第６図に示していないが、この反転層は、
半導体基板１内に形成された第２図のアクティブリスト
ア制御信号rsが印加されるところのＮ+型半導体領域
につながる。
第２多結晶シリコン層２６とシリコンを含有したモリブ
デン層３５とから成る多層電極は第２図に示したキャパ
シタＣB12の一方の電極であり、その一部はキャパシタ
ＣB11と同様に第２図に示したＭＩＳＦＥＴＱS5のソー
ス領域に直接接続され、また他の一部はＭＩＳＦＥＴＱ
S7のゲート電極に連続的に接続されている。
デン層３５とから成る多層電極は第２図に示したキャパ
シタＣB12の一方の電極であり、その一部はキャパシタ
ＣB11と同様に第２図に示したＭＩＳＦＥＴＱS5のソー
ス領域に直接接続され、また他の一部はＭＩＳＦＥＴＱ
S7のゲート電極に連続的に接続されている。
次に、第７Ａ図，第７Ｂ図，第７Ｃ図および第７Ｄ図を
用いて６４ＫビットＤ−ＲＡＭ内のレイアウトパターン
を説明する。
用いて６４ＫビットＤ−ＲＡＭ内のレイアウトパターン
を説明する。
まずメモリアレイＭ−ＡＲＹおよびダミーアレイＤ−Ａ
ＲＹのレイアウトパターンを第７Ａ図に従って説明す
る。
ＲＹのレイアウトパターンを第７Ａ図に従って説明す
る。
第７Ａ図に示すメモリアレイＭ−ＡＲＹは第４図に示し
たメモリセルＭ−ＣＥＬの複数個が半導体基板１に配列
されたものである。一方、第７Ａ図に示すダミーアレイ
Ｄ−ＡＲＹは第５図に示したダミーセルＤ−ＣＥＬの複
数個が半導体基板１に配列されたものである。
たメモリセルＭ−ＣＥＬの複数個が半導体基板１に配列
されたものである。一方、第７Ａ図に示すダミーアレイ
Ｄ−ＡＲＹは第５図に示したダミーセルＤ−ＣＥＬの複
数個が半導体基板１に配列されたものである。
まず、第７Ａ図に示すメモリアレイＭ−ＡＲＹは以下の
ように構成されている。
ように構成されている。
半導体基板１の表面でＭＩＳＦＥＴＱMと記憶用キャパ
シタＣBから構成された複数のメモリセルＭ−ＣＥＬ間
を互いに分離するため、フィールド絶縁膜２が第７Ｂ図
に示したパターンを基本として形成されている。
シタＣBから構成された複数のメモリセルＭ−ＣＥＬ間
を互いに分離するため、フィールド絶縁膜２が第７Ｂ図
に示したパターンを基本として形成されている。
このような基本パタンルールと異なって、第１多結晶シ
リコン層６に電源電圧ＶCCを印加するためのコンタクト
ホールＣＨ0の下部にフィールド絶縁膜２ａが例外的に
配置されている。従って、このコンタクトホールＣＨ0
付近でのアルミニウム層と多結晶シリコン層との相互反
応に基づいて形成されるアルミ・シリコン合金がコンタ
クトホールＣＨ0直下の絶縁膜を貫通し半導体基板１の
表面に不所望に到達するという事故を防止することがで
きる。
リコン層６に電源電圧ＶCCを印加するためのコンタクト
ホールＣＨ0の下部にフィールド絶縁膜２ａが例外的に
配置されている。従って、このコンタクトホールＣＨ0
付近でのアルミニウム層と多結晶シリコン層との相互反
応に基づいて形成されるアルミ・シリコン合金がコンタ
クトホールＣＨ0直下の絶縁膜を貫通し半導体基板１の
表面に不所望に到達するという事故を防止することがで
きる。
このフィールド絶縁膜２および第１ゲート絶縁膜３７上
にはメモリセルＭ−ＣＥＬ中の記憶用キャパシタＣBの
一方の電極として使用する第１多結晶シリコン層６が第
７Ｃ図に示したパターンを基本として形成されている。
にはメモリセルＭ−ＣＥＬ中の記憶用キャパシタＣBの
一方の電極として使用する第１多結晶シリコン層６が第
７Ｃ図に示したパターンを基本として形成されている。
さらに、第１多結晶シリコン層６上には第７Ａ図のたて
方向に沿って第４図中の第２多結晶シリコン層８とシリ
コンを含有したモリブデン層３０とから成る多層配線に
よって形成されたところのワード線ＷＬ1-1〜ＷＬ1-6が
延びている。
方向に沿って第４図中の第２多結晶シリコン層８とシリ
コンを含有したモリブデン層３０とから成る多層配線に
よって形成されたところのワード線ＷＬ1-1〜ＷＬ1-6が
延びている。
さらに、上記記憶用キャパシタＣBの一電極としての多
結晶シリコン層６に上記コンタクトホールＣＨ0を介し
て電源電圧ＶCCを供給するための電源供給線ＶCC-Lが、
第７Ａ図の横方向に延びている。
結晶シリコン層６に上記コンタクトホールＣＨ0を介し
て電源電圧ＶCCを供給するための電源供給線ＶCC-Lが、
第７Ａ図の横方向に延びている。
一方、第４図中のアルミニウム層１０によって形成され
たところのデータ線ＤＬ1-1，▲▼1-1が、第７Ａ図
に示すように前記電源供給線ＶCC-Lとほぼ平行に延びて
いる。データ線ＤＬ1-1はコンタクトホールＣＨ1を介し
てメモリセルＭ−ＣＥＬ中のＭＩＳＦＥＴＱMのドレイ
ン領域に接続され、データ線▲▼1-1はコンタクト
ホールＣＨ2を介して他のメモリセルＭ−ＣＥＬ中のＭ
ＩＳＦＥＴＱMのドレイン領域に接続されている。ま
た、データ線ＤＬ1-2，▲▼1-2はデータ線Ｄ
Ｌ1-1，▲▼1-1と同様に第７Ａ図のよこ方向に延
び、所定の部分でコンタクトホールを介してメモリセル
Ｍ−ＣＥＬ中のＭＩＳＦＥＴＱMのドレイン領域に接続
されている。
たところのデータ線ＤＬ1-1，▲▼1-1が、第７Ａ図
に示すように前記電源供給線ＶCC-Lとほぼ平行に延びて
いる。データ線ＤＬ1-1はコンタクトホールＣＨ1を介し
てメモリセルＭ−ＣＥＬ中のＭＩＳＦＥＴＱMのドレイ
ン領域に接続され、データ線▲▼1-1はコンタクト
ホールＣＨ2を介して他のメモリセルＭ−ＣＥＬ中のＭ
ＩＳＦＥＴＱMのドレイン領域に接続されている。ま
た、データ線ＤＬ1-2，▲▼1-2はデータ線Ｄ
Ｌ1-1，▲▼1-1と同様に第７Ａ図のよこ方向に延
び、所定の部分でコンタクトホールを介してメモリセル
Ｍ−ＣＥＬ中のＭＩＳＦＥＴＱMのドレイン領域に接続
されている。
次に、第７Ａ図に示すダミーセルＤ−ＣＥＬは以下のよ
うに構成されている。
うに構成されている。
半導体基板１の表面の一部分にはフィールド絶縁膜２が
形成され、半導体基板１の表面の他の部分には第１およ
び第２ゲート絶縁膜３８および３が形成されている。
形成され、半導体基板１の表面の他の部分には第１およ
び第２ゲート絶縁膜３８および３が形成されている。
このフィールド絶縁膜２およびゲート絶縁膜３８上に第
７Ａ図に示すたて方向に沿って第１多結晶シリコン層１
５ａ，１５ｂが互いに離間して延びている。この第１多
結晶シリコン層１５ａ，１５ｂの幅はダミーセルＤ−Ｃ
ＥＬ中のキャパシタＣdsの容量値を決定する上で極めて
重要である。この第１多結晶シリコン層１５ａと第１多
結晶シリコン層１５ｂとの間には第５図に示したＮ+型
半導体領域１４が位置している。このＮ+型半導体領域
１４は複数のダミーセルＤ−ＣＥＬの共通アースライン
として使用される。
７Ａ図に示すたて方向に沿って第１多結晶シリコン層１
５ａ，１５ｂが互いに離間して延びている。この第１多
結晶シリコン層１５ａ，１５ｂの幅はダミーセルＤ−Ｃ
ＥＬ中のキャパシタＣdsの容量値を決定する上で極めて
重要である。この第１多結晶シリコン層１５ａと第１多
結晶シリコン層１５ｂとの間には第５図に示したＮ+型
半導体領域１４が位置している。このＮ+型半導体領域
１４は複数のダミーセルＤ−ＣＥＬの共通アースライン
として使用される。
さらに、第１多結晶シリコン層１５ａ上には第５図中の
第２多結晶シリコン層１７とシリコンを含有したモリブ
デン層３１とから成る多層電極によって形成されたとこ
ろのダミーワード線DWL1-1が延びている。このダミーワ
ード線ＤＷＬ1-1はダミーセルＤ−ＣＥＬ中のＭＩＳＦ
ＥＴＱD1のゲート電極を構成している。一方、第２図に
示したディスチャージ制御信号dcを印加するために第
５図中の第２多結晶シリコン層１８とシリコンを含有し
たモリブデン層３２とから成る多層電極によって形成さ
れたところの制御信号線dc−Ｌ1がダミーワード線DWL
1-1から離されるとともにこれと平行に延びている。こ
の制御信号線dc-L2はダミーセルＤ−ＣＥＬ中のＭＩ
ＳＦＥＴ ＱD2のゲート電極を構成している。
第２多結晶シリコン層１７とシリコンを含有したモリブ
デン層３１とから成る多層電極によって形成されたとこ
ろのダミーワード線DWL1-1が延びている。このダミーワ
ード線ＤＷＬ1-1はダミーセルＤ−ＣＥＬ中のＭＩＳＦ
ＥＴＱD1のゲート電極を構成している。一方、第２図に
示したディスチャージ制御信号dcを印加するために第
５図中の第２多結晶シリコン層１８とシリコンを含有し
たモリブデン層３２とから成る多層電極によって形成さ
れたところの制御信号線dc−Ｌ1がダミーワード線DWL
1-1から離されるとともにこれと平行に延びている。こ
の制御信号線dc-L2はダミーセルＤ−ＣＥＬ中のＭＩ
ＳＦＥＴ ＱD2のゲート電極を構成している。
同様に、ダミーワード線ＤＷＬ1-1および制御信号dc
−Ｌ1と平行にダミーワード線ＤＷＬ1-2および制御信号
線dc−Ｌ2が延びている。
−Ｌ1と平行にダミーワード線ＤＷＬ1-2および制御信号
線dc−Ｌ2が延びている。
そして、さらにデータ線ＤＬ1-1，▲▼1-1，ＤＬ
1-2，▲▼1-2が第７Ａ図に示すようにメモリアレイ
Ｍ−ＡＲＹから延びている。▲▼1-1はコンタクト
ホールＣＨ3を介してダミーセルＤ−ＣＥＬのＭＩＳＦ
ＥＴＱD1のドレイン領域に接続され、▲▼1-2も同
様にコンタクトホールＣＨ4を介して他のＤ−ＣＥＬ中
のＭＩＳＦＥＴＱD1のドレイン領域に接続されている。
1-2，▲▼1-2が第７Ａ図に示すようにメモリアレイ
Ｍ−ＡＲＹから延びている。▲▼1-1はコンタクト
ホールＣＨ3を介してダミーセルＤ−ＣＥＬのＭＩＳＦ
ＥＴＱD1のドレイン領域に接続され、▲▼1-2も同
様にコンタクトホールＣＨ4を介して他のＤ−ＣＥＬ中
のＭＩＳＦＥＴＱD1のドレイン領域に接続されている。
周辺回路、例えば第２図に示したセンスアンプＳＡ1の
一部のレイアウトパターンを第７Ｄ図に示す。
一部のレイアウトパターンを第７Ｄ図に示す。
第７Ｄ図において、ＡＲはアクティブリストア部、ＰＣ
はデータ線プリチャージ用回路部である。
はデータ線プリチャージ用回路部である。
アクティブリストア部ＡＲには第２図に示したアクティ
ブリストアＡＲ1が２個配置されている。すなわち、第
７Ｄ図に示した矢印Ａ側に一つのアクティブリストアが
構成され、矢印Ｂ側に他のアクティブリストアが構成さ
れている。そして、このアクティブリストア部ＡＲ中に
はそれぞれのアクティブリストアに対して共通のアクテ
ィブリストア制御信号線rg−Ｌ，rs-Lおよび電源電
圧線ＶCC-Lが第７Ｄ図に示すように配置されている。
ブリストアＡＲ1が２個配置されている。すなわち、第
７Ｄ図に示した矢印Ａ側に一つのアクティブリストアが
構成され、矢印Ｂ側に他のアクティブリストアが構成さ
れている。そして、このアクティブリストア部ＡＲ中に
はそれぞれのアクティブリストアに対して共通のアクテ
ィブリストア制御信号線rg−Ｌ，rs-Lおよび電源電
圧線ＶCC-Lが第７Ｄ図に示すように配置されている。
一方、プリチャージ用回路部ＰＣには上記２個のアクテ
ィブリストアに対応した２個のデータ線プリチャージ用
回路が配置されている。そして、このプリチャージ用回
路部ＰＣ中には電位線ＶDP−Ｌ，プリチャージ制御信号
線PC-L，そして第７Ａ図のメモリアレイＭ−ＡＲＹに
延びるデータ線ＤＬ1-1，▲▼1-1，ＤＬ1-2，▲
▼1-2が第７Ｄ図に示すように配置されている。
ィブリストアに対応した２個のデータ線プリチャージ用
回路が配置されている。そして、このプリチャージ用回
路部ＰＣ中には電位線ＶDP−Ｌ，プリチャージ制御信号
線PC-L，そして第７Ａ図のメモリアレイＭ−ＡＲＹに
延びるデータ線ＤＬ1-1，▲▼1-1，ＤＬ1-2，▲
▼1-2が第７Ｄ図に示すように配置されている。
第２図中のＭＩＳＦＥＴＱS1〜ＱS7およびキャパシタＣ
B11，ＣB12が第７Ｄ図に示すように配置される。
B11，ＣB12が第７Ｄ図に示すように配置される。
次に、６４ＫbitＤ−ＲＡＭの製造プロセスを第８Ａ図
〜第８Ｐ図に従って説明する。各図において、Ｘ1は第
７Ａ図に示したメモリアレイＭ−ＡＲＹのＸ1−Ｘ1切断
部分の工程断面図、Ｘ2は第７Ｄ図に示したアクティブ
リストアＡＲのＸ2−Ｘ2切断部分の工程断面図、そして
Ｘ3は第７Ｄ図に示したアクティブリストアＡＲのＸ3−
Ｘ3切断部分の工程断面図である。
〜第８Ｐ図に従って説明する。各図において、Ｘ1は第
７Ａ図に示したメモリアレイＭ−ＡＲＹのＸ1−Ｘ1切断
部分の工程断面図、Ｘ2は第７Ｄ図に示したアクティブ
リストアＡＲのＸ2−Ｘ2切断部分の工程断面図、そして
Ｘ3は第７Ｄ図に示したアクティブリストアＡＲのＸ3−
Ｘ3切断部分の工程断面図である。
（酸化膜および耐酸化膜形成工程） 第８Ａ図に示すように半導体基板１０１の表面に酸化膜
１０２および酸素を通さない絶縁膜すなわち耐酸化膜１
０３を形成する。
１０２および酸素を通さない絶縁膜すなわち耐酸化膜１
０３を形成する。
半導体基板１０１，酸化膜１０２および耐酸化膜１０３
の好ましい具体的な材料として（100）結晶を有するＰ
型単結晶シリコン（Ｓｉ）基板，二酸化シリコン（Si
O2）膜および窒化シリコン（Si3N4）膜がそれぞれ使用
される。
の好ましい具体的な材料として（100）結晶を有するＰ
型単結晶シリコン（Ｓｉ）基板，二酸化シリコン（Si
O2）膜および窒化シリコン（Si3N4）膜がそれぞれ使用
される。
上記SiO2膜１０２は下記理由のためにＳｉ基板１０１の
表面酸化によって約５００Åの厚さに形成される。すな
わちSi3N4膜１０３を直接Ｓｉ基板１０１の表面に形成
した場合、Ｓｉ基板１０１とSi3N4膜１０３との熱膨張
係数との違いによりＳｉ基板１０１の表面に熱歪が生じ
る。このため、Ｓｉ基板１０１の表面に結晶欠陥を与え
る。これを防止するためにSi3N4膜１０３の形成前にSiO
2膜１０２がＳｉ基板１０１の表面に形成される。
表面酸化によって約５００Åの厚さに形成される。すな
わちSi3N4膜１０３を直接Ｓｉ基板１０１の表面に形成
した場合、Ｓｉ基板１０１とSi3N4膜１０３との熱膨張
係数との違いによりＳｉ基板１０１の表面に熱歪が生じ
る。このため、Ｓｉ基板１０１の表面に結晶欠陥を与え
る。これを防止するためにSi3N4膜１０３の形成前にSiO
2膜１０２がＳｉ基板１０１の表面に形成される。
一方、Si3N4膜１０３は、後で詳しく述べるようにＳｉ
基板１０１の選択酸化用マスクとして使用するために、
例えばＣＶＤ（Chemical Vapor Deposition）法により
約１４００Åの厚さに形成される。
基板１０１の選択酸化用マスクとして使用するために、
例えばＣＶＤ（Chemical Vapor Deposition）法により
約１４００Åの厚さに形成される。
（耐酸化膜の選択的除去およびイオン打込み工程） 比較的厚い絶縁膜すなわちフィールド絶縁膜を形成すべ
きＳｉ基板１０１の表面上のSi3N4膜１０３を選択的に
除去するために、まずエッチング用マスクとしてホトレ
ジスト膜１０４をSi3N4膜１０３の表面上に選択的に形
成する。この状態で、例えば精度のよいエッチングが可
能なプラズマエッチ法により露出している部分のSi3N4
膜１０３を除去する。
きＳｉ基板１０１の表面上のSi3N4膜１０３を選択的に
除去するために、まずエッチング用マスクとしてホトレ
ジスト膜１０４をSi3N4膜１０３の表面上に選択的に形
成する。この状態で、例えば精度のよいエッチングが可
能なプラズマエッチ法により露出している部分のSi3N4
膜１０３を除去する。
つづいて、フィールド絶縁膜が形成されるところのＳｉ
基板１０１の表面に基板と反対導電型の層いわゆる反転
層が形成されないようにするため、第８Ｂ図に示すよう
にホトレジスト膜１０４を残した状態で露出している。
SiO2膜１０２を通してＳｉ基板１０１中へ基板と同じ導
電型の不純物すなわちＰ型不純物を導入する。このＰ型
不純物の導入法としてはイオン打込みが好ましい。例え
ばＰ型不純物であるボロンイオンが打込みエネルギー７
５ＫｅＶでＳｉ基板１０１中へ打込まれる。この時のイ
オンドーズ量は３×１０12原子／cm2である。
基板１０１の表面に基板と反対導電型の層いわゆる反転
層が形成されないようにするため、第８Ｂ図に示すよう
にホトレジスト膜１０４を残した状態で露出している。
SiO2膜１０２を通してＳｉ基板１０１中へ基板と同じ導
電型の不純物すなわちＰ型不純物を導入する。このＰ型
不純物の導入法としてはイオン打込みが好ましい。例え
ばＰ型不純物であるボロンイオンが打込みエネルギー７
５ＫｅＶでＳｉ基板１０１中へ打込まれる。この時のイ
オンドーズ量は３×１０12原子／cm2である。
（フィールド絶縁膜形成工程） Ｓｉ基板１０１の表面にフィールド絶縁膜105を選択的
に形成する。すなわち、第８Ｃ図に示すようにホトレジ
スト膜１０４を除去した後、Si3N4膜１０３をマスクと
してＳｉ基板１０１の表面を熱酸化によって選択的に酸
化し、厚さ約９５００ÅのSiO2膜１０５（以下、フィー
ルドSiO2膜と言う）を形成する。このフィールドSiO2膜
105の形成時に、イオン打込みされたボロンがＳｉ基板
１０１内へ引き伸し拡散され、そして所定の深さを有す
るＰ型反転防止層（図示せず）がフィールドSiO2膜１０
５の直下に形成される。
に形成する。すなわち、第８Ｃ図に示すようにホトレジ
スト膜１０４を除去した後、Si3N4膜１０３をマスクと
してＳｉ基板１０１の表面を熱酸化によって選択的に酸
化し、厚さ約９５００ÅのSiO2膜１０５（以下、フィー
ルドSiO2膜と言う）を形成する。このフィールドSiO2膜
105の形成時に、イオン打込みされたボロンがＳｉ基板
１０１内へ引き伸し拡散され、そして所定の深さを有す
るＰ型反転防止層（図示せず）がフィールドSiO2膜１０
５の直下に形成される。
（耐酸化膜および酸化膜除去工程） フィールドSiO2膜１０５が形成されていないところのＳ
ｉ基板１０１の表面を露出するために、Si3N4膜１０３
を例えば熱リン酸（Ｈ3ＰＯ4）液を用いて除去する。つ
づいて、SiO2膜１０２を例えばフッ酸（ＨＦ）液を用い
て除去し、第８Ｄ図に示すようにＳｉ基板１０１の表面
を選択的に露出する。
ｉ基板１０１の表面を露出するために、Si3N4膜１０３
を例えば熱リン酸（Ｈ3ＰＯ4）液を用いて除去する。つ
づいて、SiO2膜１０２を例えばフッ酸（ＨＦ）液を用い
て除去し、第８Ｄ図に示すようにＳｉ基板１０１の表面
を選択的に露出する。
（第１ゲート絶縁膜形成工程） メモリセルＭ−ＣＥＬおよびダミーセルＤ−ＣＥＬ中の
キャパシタＣS，Ｃdsの誘電体層を得るために、露出し
たＳｉ基板１０１の表面に第１ゲート絶縁膜１０６を第
８Ｅ図に示すように形成する。まず、露出したＳｉ基板
１０１の表面を熱酸化することによって厚さ約１５０Å
のSiO2膜を形成し、次にＣＶＤ法により厚さ約２００Å
のSi3N4膜を全面に形成する。従って、第１ゲート絶縁
膜１０６はSiO2膜およびその上のSi3N4膜の多層膜より
成っている。
キャパシタＣS，Ｃdsの誘電体層を得るために、露出し
たＳｉ基板１０１の表面に第１ゲート絶縁膜１０６を第
８Ｅ図に示すように形成する。まず、露出したＳｉ基板
１０１の表面を熱酸化することによって厚さ約１５０Å
のSiO2膜を形成し、次にＣＶＤ法により厚さ約２００Å
のSi3N4膜を全面に形成する。従って、第１ゲート絶縁
膜１０６はSiO2膜およびその上のSi3N4膜の多層膜より
成っている。
このように第１ゲート絶縁膜１０６として積極的にSi3N
4膜を使用するのは、前述したようにSi3N4の比誘電率が
SiO2の約２倍と大きいからである。つまり、比誘電率の
大きい物質でＣS，Ｃdsの誘電体層を形成することによ
り、ＣS，Ｃdsの占有面積を小さくしても十分な電荷蓄
積量が得られるようにするためである。
4膜を使用するのは、前述したようにSi3N4の比誘電率が
SiO2の約２倍と大きいからである。つまり、比誘電率の
大きい物質でＣS，Ｃdsの誘電体層を形成することによ
り、ＣS，Ｃdsの占有面積を小さくしても十分な電荷蓄
積量が得られるようにするためである。
なお、そのSi3N4膜形成前に薄いSiO2膜を形成しておく
理由は、既に述べたように、Si3N4膜をＳｉ基板１０１
上に直接形成することは好ましくないからである。
理由は、既に述べたように、Si3N4膜をＳｉ基板１０１
上に直接形成することは好ましくないからである。
（第１導体層被着工程） メモリセルおよびダミーセル中のキャパシタの一方の電
極として使用するために第１導体層107をＳｉ基板１０
１上全面に第８Ｆ図に示すように形成する。すなわち、
第１導体層１０７として例えば多結晶シリコン層１０７
をＣＶＤ法によりＳｉ基板１０１上全面に形成する。こ
の多結晶シリコン層１０７の厚さは約４０００Å程度で
ある。つづいて、多結晶シリコン層１０７の抵抗値を小
さくするためこの多結晶シリコン層１０７中に拡散法に
よりＮ型不純物、例えばリンを導入する。この結果、多
結晶シリコン層１０７の抵抗値は約３０Ω／□となる。
極として使用するために第１導体層107をＳｉ基板１０
１上全面に第８Ｆ図に示すように形成する。すなわち、
第１導体層１０７として例えば多結晶シリコン層１０７
をＣＶＤ法によりＳｉ基板１０１上全面に形成する。こ
の多結晶シリコン層１０７の厚さは約４０００Å程度で
ある。つづいて、多結晶シリコン層１０７の抵抗値を小
さくするためこの多結晶シリコン層１０７中に拡散法に
よりＮ型不純物、例えばリンを導入する。この結果、多
結晶シリコン層１０７の抵抗値は約３０Ω／□となる。
（第１導体層の選択除去工程） 第１導体層すなわち第１多結晶シリコン層107を所定の
電極形状とするために、第８Ｇ図に示すようにホトエッ
チング法によって第１多結晶シリコン層１０７を選択的
に除去し、電極１０８を形成する。この第１多結晶シリ
コン層１０７の選択的除去法として精度よいエッチング
が可能なプラズマエッチングが適している。
電極形状とするために、第８Ｇ図に示すようにホトエッ
チング法によって第１多結晶シリコン層１０７を選択的
に除去し、電極１０８を形成する。この第１多結晶シリ
コン層１０７の選択的除去法として精度よいエッチング
が可能なプラズマエッチングが適している。
次に、第１ゲート絶縁膜１０６すなわちSi3N4膜およびS
iO2膜を全て残した状態で、多結晶シリコン層１０７か
ら成る電極１０８の表面を熱処理により酸化して厚さ約
２２００ÅのSiO2膜110を形成する。このSiO2膜１１０
は電極１０８と後述する第２多結晶シリコンから成る電
極との層間絶縁の役目をはたす。
iO2膜を全て残した状態で、多結晶シリコン層１０７か
ら成る電極１０８の表面を熱処理により酸化して厚さ約
２２００ÅのSiO2膜110を形成する。このSiO2膜１１０
は電極１０８と後述する第２多結晶シリコンから成る電
極との層間絶縁の役目をはたす。
このとき、Si3N4膜は既に述べたように酸素を通さない
絶縁膜すなわち耐酸化膜であるから、Si3N4膜に覆われ
た領域すなわち電極１０８の表面以外の領域は酸化され
ない。
絶縁膜すなわち耐酸化膜であるから、Si3N4膜に覆われ
た領域すなわち電極１０８の表面以外の領域は酸化され
ない。
（第２ゲート絶縁膜形成工程） メモリアレイＭ−ＡＲＹ，ダミーアレイＤ−ＡＲＹなら
びに周辺回路部中のＭＩＳＦＥＴのゲート絶縁膜を得る
ために第２ゲート絶縁膜１０９を第８Ｈ図に示すように
形成する。
びに周辺回路部中のＭＩＳＦＥＴのゲート絶縁膜を得る
ために第２ゲート絶縁膜１０９を第８Ｈ図に示すように
形成する。
まず、露出している第１ゲート絶縁膜１０６すなわちSi
3N4膜およびSiO2膜を除去してＳｉ基板１０１の表面を
露出させる。Si3N4膜を例えば熱リン酸（Ｈ3ＰＯ4）液
を用いてSiO2膜１１０をマスクとして除去し、続いて露
出した第１ゲート絶縁膜であるSiO2膜を例えばフッ酸
（ＨＦ）液を用いて除去する。Si3N4膜を除去するとき
のマスクはSiO2膜１１０であるので、Si3N4膜は酸化膜
１１０の終端部の近傍にまで存在することになる。この
とき、Si3N4膜は酸化膜１１０の終端部から横方向に多
少エッチングされるが、その膜厚が２００Åと薄いので
殆んどオーバーハングは生じないと言ってよい。一方、
第１ゲート絶縁膜であるSiO2膜の除去に当っては、マス
ク無しで全面を軽くエッチし前記SiO2膜を除く。ことの
き、Si3N4膜の終端部から横方向に多少エッチングされ
るが、その膜厚が１５０Åと薄いので殆んどオーバーハ
ングは生じない。
3N4膜およびSiO2膜を除去してＳｉ基板１０１の表面を
露出させる。Si3N4膜を例えば熱リン酸（Ｈ3ＰＯ4）液
を用いてSiO2膜１１０をマスクとして除去し、続いて露
出した第１ゲート絶縁膜であるSiO2膜を例えばフッ酸
（ＨＦ）液を用いて除去する。Si3N4膜を除去するとき
のマスクはSiO2膜１１０であるので、Si3N4膜は酸化膜
１１０の終端部の近傍にまで存在することになる。この
とき、Si3N4膜は酸化膜１１０の終端部から横方向に多
少エッチングされるが、その膜厚が２００Åと薄いので
殆んどオーバーハングは生じないと言ってよい。一方、
第１ゲート絶縁膜であるSiO2膜の除去に当っては、マス
ク無しで全面を軽くエッチし前記SiO2膜を除く。ことの
き、Si3N4膜の終端部から横方向に多少エッチングされ
るが、その膜厚が１５０Åと薄いので殆んどオーバーハ
ングは生じない。
次に、露出したＳｉ基板１０１の表面を熱酸化すること
によって厚さ約５００Åの第２ゲート絶縁膜１０９をそ
の表面に形成する。したがって、第２ゲート絶縁膜１０
９はSiO2から成っている。第２ゲート絶縁膜すなわち第
２ゲートSiO2膜１０９の形成と同時にSiO2膜１１０も再
び軽く酸化される。このときに上述した非常に小さなオ
ーバーハングを解消される。
によって厚さ約５００Åの第２ゲート絶縁膜１０９をそ
の表面に形成する。したがって、第２ゲート絶縁膜１０
９はSiO2から成っている。第２ゲート絶縁膜すなわち第
２ゲートSiO2膜１０９の形成と同時にSiO2膜１１０も再
び軽く酸化される。このときに上述した非常に小さなオ
ーバーハングを解消される。
（低しきい値電圧制御イオン打込み工程） 第２図に示した低しきい値電圧を有するＭＩＳＦＥＴＱ
S1〜ＱS3，ＱS6およびＱS7のしきい値電圧を規定するた
めに、第８Ｉ図に示すように第２ゲートSiO2膜１０９を
通して基板表面にＰ型不純物をイオン打込み法によって
導入する。Ｐ型不純物は例えばボロンが使用される。打
込みエネルギーは７５ＫｅＶで、イオンドーズ量は2.4
×１０11原子／cm2が好ましい。
S1〜ＱS3，ＱS6およびＱS7のしきい値電圧を規定するた
めに、第８Ｉ図に示すように第２ゲートSiO2膜１０９を
通して基板表面にＰ型不純物をイオン打込み法によって
導入する。Ｐ型不純物は例えばボロンが使用される。打
込みエネルギーは７５ＫｅＶで、イオンドーズ量は2.4
×１０11原子／cm2が好ましい。
この時のイオン打込みは全く選択マスクを使用しないた
め、その他のＭＩＳＦＥＴ例えばＱM，ＱD1，ＱD2，Ｑ
S4，ＱS5を形成すべき基板表面部分にもボロンが導入さ
れる。
め、その他のＭＩＳＦＥＴ例えばＱM，ＱD1，ＱD2，Ｑ
S4，ＱS5を形成すべき基板表面部分にもボロンが導入さ
れる。
（高しきい値電圧制御イオン打込み工程） 第２図に示したＭＩＳＦＥＴＱS1〜ＱS3，ＱS6およびＱ
S7に比べて高いしきい値電圧を有するＭＩＳＦＥＴ、例
えばメモリセル中のＭＩＳＦＥＴＱM，ダミーセル中の
ＭＩＳＦＥＴＱD1，ＱD2あるいはアクティブリストア中
のＭＩＳＦＥＴＱS4，ＱS5のしきい値電圧を規定するた
めに、第８Ｊ図に示すようにイオン打込み用マスクすな
わちホトレジスト膜１１１をＭＩＳＦＥＴＱS1〜ＱS3，
ＱS6，ＱS7のチャンネル領域部分の第２ゲートSiO2膜１
０９上に形成し、ホトレジスト膜１１１をＭＩＳＦＥＴ
ＱM，ＱD1，ＱD2，ＱS4，ＱS5のチャンネル領域上には
形成せず、この状態でボロンイオンの打込みを行う。打
込みエネルギーは７５ＫｅＶで、イオンのドーズ量は1.
0×１０11原子／cm2が好ましい。
S7に比べて高いしきい値電圧を有するＭＩＳＦＥＴ、例
えばメモリセル中のＭＩＳＦＥＴＱM，ダミーセル中の
ＭＩＳＦＥＴＱD1，ＱD2あるいはアクティブリストア中
のＭＩＳＦＥＴＱS4，ＱS5のしきい値電圧を規定するた
めに、第８Ｊ図に示すようにイオン打込み用マスクすな
わちホトレジスト膜１１１をＭＩＳＦＥＴＱS1〜ＱS3，
ＱS6，ＱS7のチャンネル領域部分の第２ゲートSiO2膜１
０９上に形成し、ホトレジスト膜１１１をＭＩＳＦＥＴ
ＱM，ＱD1，ＱD2，ＱS4，ＱS5のチャンネル領域上には
形成せず、この状態でボロンイオンの打込みを行う。打
込みエネルギーは７５ＫｅＶで、イオンのドーズ量は1.
0×１０11原子／cm2が好ましい。
この結果、ＭＩＳＦＥＴＱM，ＱD1，ＱD2，ＱS4そして
ＱS5を形成すべき部分の基板表面の不純物濃度は一層高
められるので、これらのＭＩＳＦＥＴのしきい値は高い
値を有することになる。
ＱS5を形成すべき部分の基板表面の不純物濃度は一層高
められるので、これらのＭＩＳＦＥＴのしきい値は高い
値を有することになる。
（ダイレクトコンタクトホール形成工程） 第６図を用いて説明したようにキャパシタＣB11の一方
の電極２５をＭＩＳＦＥＴＱS4のＮ+型半導体領域２２
に直接接続するためのコンタクトホールいわゆるダイレ
クトコンタクトＣH100を第８Ｋ図に示すようにホトレジ
スト膜１１２をマスクとして第２ゲートSiO2膜１０９の
選択的エッチングにより形成する。
の電極２５をＭＩＳＦＥＴＱS4のＮ+型半導体領域２２
に直接接続するためのコンタクトホールいわゆるダイレ
クトコンタクトＣH100を第８Ｋ図に示すようにホトレジ
スト膜１１２をマスクとして第２ゲートSiO2膜１０９の
選択的エッチングにより形成する。
（第２導体層被着工程） すべてのＭＩＳＦＥＴのゲート電極ならびに配線層とし
て使用するために第２導体層をＳｉ基板１０１上全面に
形成する。すなわち、第８Ｌ図に示すように第２導体層
として例えば多結晶シリコン層１１３およびシリコンを
含有したモリブデン層１２８とから成る多層構造導体層
をＳｉ基板１０１上全面に形成する。この多層構造導体
層は以下のように形成する。
て使用するために第２導体層をＳｉ基板１０１上全面に
形成する。すなわち、第８Ｌ図に示すように第２導体層
として例えば多結晶シリコン層１１３およびシリコンを
含有したモリブデン層１２８とから成る多層構造導体層
をＳｉ基板１０１上全面に形成する。この多層構造導体
層は以下のように形成する。
まず、多結晶シリコン層１１３をＣＶＤ法によりＳｉ基
板１０１上全面に形成する。この多結晶シリコン層１１
３の厚さは約２０００Å程度である。つづいて、抵抗値
を小さくするためこの多結晶シリコン層１１３中に拡散
法によりＮ型不純物、例えばリンを導入する。この結
果、多結晶シリコン層１１３の抵抗値は約３０Ω／□と
なる。このようなリン処理の間、リン不純物はダイレク
トコンタクトホールＣH100を通してＳｉ基板１０１内に
導入される。
板１０１上全面に形成する。この多結晶シリコン層１１
３の厚さは約２０００Å程度である。つづいて、抵抗値
を小さくするためこの多結晶シリコン層１１３中に拡散
法によりＮ型不純物、例えばリンを導入する。この結
果、多結晶シリコン層１１３の抵抗値は約３０Ω／□と
なる。このようなリン処理の間、リン不純物はダイレク
トコンタクトホールＣH100を通してＳｉ基板１０１内に
導入される。
次に、シリコンを含有したモリブデン層１２８を、多結
晶シリコン層１１３上全面に、例えば共同蒸着法（Co-S
puttering法）により約３０００Åの厚さに形成する。
このときシリコンの含有率は前に述べたように４０重量
％以上が好ましい。
晶シリコン層１１３上全面に、例えば共同蒸着法（Co-S
puttering法）により約３０００Åの厚さに形成する。
このときシリコンの含有率は前に述べたように４０重量
％以上が好ましい。
以上のようにして得られた多層構造導体層の比抵抗は８
０〜１５０μΩcmである。
０〜１５０μΩcmである。
（第２導体層の選択除去工程） 第２導体層すなわち第２多結晶シリコン層113とシリコ
ンを含有したモリブデン層１２８から成る多層構造導体
層を所定の電極あるいは配線形状にプラズマエッチング
によって選択的に除去する。つまり、第８Ｍ図に示すよ
うにエッチング後の多層導体層は第７Ａ図に示したワー
ド線ＷＬ1-1〜ＷＬ1-6，ダミーワード線ＤＷＬ1-1，Ｄ
ＷＬ1-2制御信号線dc−Ｌ1，dc−Ｌ2を形成し、ま
た第７Ｄ図で示したアクティブリストア制御信号線rg
−Ｌ，キャパシタＣB11，ＣB12の電極あるいはＭＩＳＦ
ＥＴＱS1〜ＱS3のゲート電極を形成する。
ンを含有したモリブデン層１２８から成る多層構造導体
層を所定の電極あるいは配線形状にプラズマエッチング
によって選択的に除去する。つまり、第８Ｍ図に示すよ
うにエッチング後の多層導体層は第７Ａ図に示したワー
ド線ＷＬ1-1〜ＷＬ1-6，ダミーワード線ＤＷＬ1-1，Ｄ
ＷＬ1-2制御信号線dc−Ｌ1，dc−Ｌ2を形成し、ま
た第７Ｄ図で示したアクティブリストア制御信号線rg
−Ｌ，キャパシタＣB11，ＣB12の電極あるいはＭＩＳＦ
ＥＴＱS1〜ＱS3のゲート電極を形成する。
（ソース・ドレイン領域形成工程） ＭＩＳＦＥＴのソース／ドレイン領域をＳｉ基板１０１
内に選択的に形成するために、第８Ｎ図に示すように第
２ゲート絶縁膜すなわちSiO2膜１０９を通してＮ型不純
物、例えばヒ素をＳｉ基板１０１内に導入する。このＮ
型不純物の導入法としてはイオン打込みが好ましい。例
えばヒ素イオンが打込みエネルギー８０ＫｅＶでＳｉ基
板101内に打込まれる。この時のイオンのドーズ量は１
×１０18原子／cm2である。
内に選択的に形成するために、第８Ｎ図に示すように第
２ゲート絶縁膜すなわちSiO2膜１０９を通してＮ型不純
物、例えばヒ素をＳｉ基板１０１内に導入する。このＮ
型不純物の導入法としてはイオン打込みが好ましい。例
えばヒ素イオンが打込みエネルギー８０ＫｅＶでＳｉ基
板101内に打込まれる。この時のイオンのドーズ量は１
×１０18原子／cm2である。
（層間絶縁膜形成工程） Ｓｉ基板１０１上全面に層間絶縁膜を形成する。すなわ
ち、第８Ｏ図に示すように層間絶縁膜118例えば、厚さ
約８０００Åのリン・シリケート・ガラス（ＰＳＧ）膜
をＳｉ基板１０１上全面に形成する。このＰＳＧ膜１１
８はＭＩＳＦＥＴの特性に影響を与えるナトリウムイオ
ンのゲッターを兼ねている。
ち、第８Ｏ図に示すように層間絶縁膜118例えば、厚さ
約８０００Åのリン・シリケート・ガラス（ＰＳＧ）膜
をＳｉ基板１０１上全面に形成する。このＰＳＧ膜１１
８はＭＩＳＦＥＴの特性に影響を与えるナトリウムイオ
ンのゲッターを兼ねている。
（コンタクトホール形成工程） 第２多結晶シリコン層およびシリコンを含有したモリブ
デン層から成る多層構造導体層と第３導体層との間およ
び、ソース・ドレイン領域と第３導体層との間を接続す
るためにＰＳＧ膜１１８および第２ゲートSiO2膜１０９
にコンタクトホールを形成する。すなわち、第８Ｏ図に
示すようにＰＳＧ膜１１８および第２ゲートSiO2膜１０
９を選択的にエッチし、コンタクトホールＣH101〜Ｃ
H104を形成する。
デン層から成る多層構造導体層と第３導体層との間およ
び、ソース・ドレイン領域と第３導体層との間を接続す
るためにＰＳＧ膜１１８および第２ゲートSiO2膜１０９
にコンタクトホールを形成する。すなわち、第８Ｏ図に
示すようにＰＳＧ膜１１８および第２ゲートSiO2膜１０
９を選択的にエッチし、コンタクトホールＣH101〜Ｃ
H104を形成する。
つづいて、ＰＳＧ膜１１８の平坦化を計るために約１０
００℃の温度でＰＳＧ膜１１８を熱処理する。この時の
熱処理によってイオン打込みされたヒ素不純物は引き伸
し拡散され、所定の深さを有するＮ+型半導体領域１１
９〜１２６が形成される。これらＮ+型半導体領域１１
９〜１２６がソース・ドレイン領域となる。
００℃の温度でＰＳＧ膜１１８を熱処理する。この時の
熱処理によってイオン打込みされたヒ素不純物は引き伸
し拡散され、所定の深さを有するＮ+型半導体領域１１
９〜１２６が形成される。これらＮ+型半導体領域１１
９〜１２６がソース・ドレイン領域となる。
（第３導体層形成工程） 第７Ａ図で示した電源供給線Vcc−Ｌ，データ線Ｄ
Ｌ1-1，▲▼1-1，ＤＬ1-2，▲▼1-2を形成する
ためにまず、Ｓｉ基板１０１上全面に第３導体層、例え
ば厚さ１２０００Åのアルミニウム層を形成する。つづ
いて、このアルミニウム層を選択的にエッチし、第８Ｐ
図に示すように電源供給線Vcc−Ｌ，データ線ＤＬ1-1お
よび配線層１２７を形成する。
Ｌ1-1，▲▼1-1，ＤＬ1-2，▲▼1-2を形成する
ためにまず、Ｓｉ基板１０１上全面に第３導体層、例え
ば厚さ１２０００Åのアルミニウム層を形成する。つづ
いて、このアルミニウム層を選択的にエッチし、第８Ｐ
図に示すように電源供給線Vcc−Ｌ，データ線ＤＬ1-1お
よび配線層１２７を形成する。
以上説明したプロセスによって６４ＫビットＤ−ＲＡＭ
が得られる。
が得られる。
上述したプロセスから明らかなようにＤ−ＲＡＭ内のす
べてのＭＩＳＦＥＴのゲート電極（多層構造導体層）
は、同時に形成されている。したがって、各ＭＩＳＦＥ
Ｔの電気的特性、例えばＶthをそろえることが容易であ
る。
べてのＭＩＳＦＥＴのゲート電極（多層構造導体層）
は、同時に形成されている。したがって、各ＭＩＳＦＥ
Ｔの電気的特性、例えばＶthをそろえることが容易であ
る。
前にも述べたようにＭＩＳＦＥＴのゲート電極として剥
離が生じないような多層構造の導体層を用いているた
め、特にセンスアンプのように微少な信号の増幅を行う
回路をかかるゲート電極のＭＩＳＦＥＴで構成しても問
題がない。
離が生じないような多層構造の導体層を用いているた
め、特にセンスアンプのように微少な信号の増幅を行う
回路をかかるゲート電極のＭＩＳＦＥＴで構成しても問
題がない。
上述したプロセスにおいて、以下に述べる変形が可能で
ある。
ある。
すなわち、第８Ｍ図において、多結晶シリコン層１１３
およびシリコンを含有したモリブデン層１２８を選択的
に除去した後、さらに露出した第２ゲート絶縁膜１０９
も引き続きエッチングにより除去し、基板１０１の表面
を露出させる。
およびシリコンを含有したモリブデン層１２８を選択的
に除去した後、さらに露出した第２ゲート絶縁膜１０９
も引き続きエッチングにより除去し、基板１０１の表面
を露出させる。
次にＭＩＳＦＥＴのソース・ドレイン領域を形成すべき
表面が汚染されないように、露出したSi基板１０１の表
面を熱酸化して厚さ約１００ÅのSiO2膜を形成する。こ
のSiO2膜形成と同時に、上述の多層導体層を形成する多
結晶シリコン層１１３およびシリコンを含有したモリブ
デン層１２８の表面が酸化され、その結果、これらの表
面にも約３００Åの厚さのSiO2膜が形成される。
表面が汚染されないように、露出したSi基板１０１の表
面を熱酸化して厚さ約１００ÅのSiO2膜を形成する。こ
のSiO2膜形成と同時に、上述の多層導体層を形成する多
結晶シリコン層１１３およびシリコンを含有したモリブ
デン層１２８の表面が酸化され、その結果、これらの表
面にも約３００Åの厚さのSiO2膜が形成される。
このSiO2膜はシリコンを含有したモリブデン層１２８中
のシリコンが析出して形成されるものである。シリコン
が析出したことによってシリコンの含有率が４０重量％
よりも小さくなり、シリコンを含有したモリブデン層１
２８の比抵抗も小さくなる。従って、上述の実施例より
高速のＤ−ＲＡＭが得られる。なおSiO2膜を形成した後
ではシリコンの含有量が４０重量％を割るが熱処理に伴
う剥れなどはほとんどおきなかった。
のシリコンが析出して形成されるものである。シリコン
が析出したことによってシリコンの含有率が４０重量％
よりも小さくなり、シリコンを含有したモリブデン層１
２８の比抵抗も小さくなる。従って、上述の実施例より
高速のＤ−ＲＡＭが得られる。なおSiO2膜を形成した後
ではシリコンの含有量が４０重量％を割るが熱処理に伴
う剥れなどはほとんどおきなかった。
以上説明した本発明は、さらに高集積化ならびに高速化
を必要とする２５６ＫビットＤ−ＲＡＭにも適用可能で
ある。また、高融点金属材料としてはモリブデンの他に
タンタル，タングステンなども置換え可能である。
を必要とする２５６ＫビットＤ−ＲＡＭにも適用可能で
ある。また、高融点金属材料としてはモリブデンの他に
タンタル，タングステンなども置換え可能である。
図面はすべて本発明に係るものであって、第１Ａ図はメ
モリアレイ内のメモリセル構造を示す部分断面図、第１
Ｂ図はメモリアレイの周辺に構成されるＭＩＳＦＥＴ構
造を示す部分断面図、第１Ｃ図はメモリアレイ内で第１
層目配線と第２層目配線とが交差する部分の部分断面
図、第２図は64ＫビットＤ−ＲＡＭ回路図、第３図は６
４ＫビットＤ−ＲＡＭＩＣチップの平面図、第４図はメ
モリセルの斜断面図、第５図はダミーセルの斜断面図、
第６図は周辺回路を構成している半導体装置の部分斜断
面図、第７Ａ図はメモリアレイおよびダミーアレイの平
面図、第７Ｂ図はメモリアレイ内のフィールド絶縁膜の
基本パターンを示す平面図、第７Ｃ図はメモリアレイ内
の第１層多結晶シリコン層の基本パターンを示す平面
図、第７Ｄ図は周辺回路を構成している半導体装置の平
面図、第８Ａ図〜第８Ｐ図は６４ＫビットＤ−ＲＡＭの
製造プロセスを示す断面図である。 ３７，３８，１０６…第１ゲート絶縁膜、３，１０９…
第２ゲート絶縁膜、６，１５，１０８…第１多結晶シリ
コン層、８，１７，１８，２４〜２７，１１３，１１４
…第２多結晶シリコン層、３０〜３６，１２８，１２９
…シリコンを含有したモリブデン層、３９，４０，１１
０…層間絶縁膜。
モリアレイ内のメモリセル構造を示す部分断面図、第１
Ｂ図はメモリアレイの周辺に構成されるＭＩＳＦＥＴ構
造を示す部分断面図、第１Ｃ図はメモリアレイ内で第１
層目配線と第２層目配線とが交差する部分の部分断面
図、第２図は64ＫビットＤ−ＲＡＭ回路図、第３図は６
４ＫビットＤ−ＲＡＭＩＣチップの平面図、第４図はメ
モリセルの斜断面図、第５図はダミーセルの斜断面図、
第６図は周辺回路を構成している半導体装置の部分斜断
面図、第７Ａ図はメモリアレイおよびダミーアレイの平
面図、第７Ｂ図はメモリアレイ内のフィールド絶縁膜の
基本パターンを示す平面図、第７Ｃ図はメモリアレイ内
の第１層多結晶シリコン層の基本パターンを示す平面
図、第７Ｄ図は周辺回路を構成している半導体装置の平
面図、第８Ａ図〜第８Ｐ図は６４ＫビットＤ−ＲＡＭの
製造プロセスを示す断面図である。 ３７，３８，１０６…第１ゲート絶縁膜、３，１０９…
第２ゲート絶縁膜、６，１５，１０８…第１多結晶シリ
コン層、８，１７，１８，２４〜２７，１１３，１１４
…第２多結晶シリコン層、３０〜３６，１２８，１２９
…シリコンを含有したモリブデン層、３９，４０，１１
０…層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−83251（ＪＰ，Ａ) 特開 昭54−88783（ＪＰ，Ａ) 特開 昭54−13283（ＪＰ，Ａ) 特開 昭55−99762（ＪＰ，Ａ)
Claims (1)
- 【請求項１】絶縁ゲート型電界効果トランジスタとこれ
に接続される容量素子とから成る複数のメモリセルと前
記複数のメモリセルに接続されるワードライン及びデー
タラインとを有するメモリアレイと、このメモリアレイ
に関連し絶縁ゲート型電界効果トランジスタで構成され
る周辺回路とを同一半導体基体の一主面に形成する半導
体記憶装置の製造方法において、前記半導体基体の一主
面に前記メモリアレイ形成領域及び周辺回路形成領域を
囲むようにフィールド絶縁膜を選択的に形成する工程、
前記一主面のメモリアレイ形成領域上に前記メモリセル
の容量素子の電極となる多結晶シリコン層を形成する工
程、この後前記メモリアレイ形成領域上及び周辺回路形
成領域上に絶縁膜を形成し、その絶縁膜上に下層が多結
晶シリコン層で上層がシリコンを含有する高融点金属層
の多層構造半導体層を被着し、パターニングしてメモリ
アレイ形成領域上における前記ワードライン及び前記周
辺回路形成領域上における前記絶縁ゲート型電界効果ト
ランジスタのゲート電極とを形成する工程、その後前記
メモリアレイ形成領域のメモリセルのソース、ドレイン
領域が形成される領域上の前記絶縁膜及び前記周辺回路
形成領域の絶縁ゲート型電界効果トランジスタのソー
ス、ドレイン領域が形成される領域上の前記絶縁膜を除
去する工程、この後熱酸化により前記絶縁膜が除去され
た部分に酸化膜を形成する工程、つぎに、前記酸化膜を
介して前記メモリアレイ形成領域のメモリセルのソー
ス、ドレイン領域が形成される領域及び前記周辺回路形
成領域の絶縁ゲート型電界効果トランジスタのソース、
ドレイン領域が形成される領域に前記半導体基体とは逆
導電型の不純物をイオン打ち込みする工程、次に、前記
半導体基体の一主面上に層間絶縁膜を形成し、この層間
絶縁膜にコンタクトホールを形成する工程、そして、こ
のコンタクトホールを介して前記メモリセルに接続され
るデータライン及び前記周辺回路の絶縁ゲート型電界効
果トランジスタに接続される導電体層を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128411A JPH0636426B2 (ja) | 1988-05-27 | 1988-05-27 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128411A JPH0636426B2 (ja) | 1988-05-27 | 1988-05-27 | 半導体記憶装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56079210A Division JPS57194567A (en) | 1981-05-27 | 1981-05-27 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198256A JPH0198256A (ja) | 1989-04-17 |
| JPH0636426B2 true JPH0636426B2 (ja) | 1994-05-11 |
Family
ID=14984107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63128411A Expired - Lifetime JPH0636426B2 (ja) | 1988-05-27 | 1988-05-27 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636426B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5898969B2 (ja) * | 2012-01-18 | 2016-04-06 | 株式会社日立製作所 | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5015550A (ja) * | 1973-06-08 | 1975-02-19 | ||
| JPS5380985A (en) * | 1976-12-25 | 1978-07-17 | Toshiba Corp | Semiconductor device |
| US4180596A (en) * | 1977-06-30 | 1979-12-25 | International Business Machines Corporation | Method for providing a metal silicide layer on a substrate |
| JPS5488783A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor |
| JPS54116184A (en) * | 1978-03-01 | 1979-09-10 | Mitsubishi Electric Corp | Manufacture for semiconductor device |
| JPS5534492A (en) * | 1978-09-02 | 1980-03-11 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit device having mis field effect type transistor and its manufacture |
| JPS5650533A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Semiconductor device |
| JPS5583251A (en) * | 1978-12-20 | 1980-06-23 | Fujitsu Ltd | Method of fabricating semiconductor device |
-
1988
- 1988-05-27 JP JP63128411A patent/JPH0636426B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0198256A (ja) | 1989-04-17 |
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