JPH0636552A - シリアルアクセスメモリ - Google Patents

Abstract

(57)【要約】 【目的】 チップ面積を小さくして、書込み・読出し同
時動作を行なえるようにする。 【構成】 メモリセルアレイが１０行１００列に配列さ
れたメモリセル３９からなり、行毎に書込ビット線ＷＢ
と読出ビット線ＲＢとが設けられ、列毎に書込ワード線
ＷＷと読出ワード線ＲＷとが設けられている。各列のデ
ータ読出しに際しては、充電用ＭＯＳＦＥＴ３８がオン
することによって充電され、しかる後、１つの読出ワー
ド線ＲＷが選択されて１つのぎょうのメモリセルのデー
タが読出ビット線ＲＢに読み出される。各列のデータ書
込みに際しては、放電用ＭＯＳＦＥＴ４０がオンして書
込ビット線ＷＢが全て放電され、それから１つの書込ワ
ード線ＷＷが選択される。そして、書込ビット線ＷＢ毎
に順番にデータが送られて、その列でのデータ書込みが
行なわれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオ信号のディジタ
ル信号処理等に用いて好適なシリアルアクセスメモリに
関する。

【０００２】

【従来の技術】テレビジョン受像機やＶＴＲの高画質
化、多機能化を実現するために、ビデオ信号のディジタ
ル信号処理が行われている。ビデオ信号のディジタル信
号処理に用いられるメモリとしては、髄時送られてくる
ビデオ信号を書き込みながら読み出すようにして、ビデ
オ信号の遅延手段として用いるものがあり、かかるメモ
リでは、書込み／読出し同時動作が不可欠である。この
ような動作を行なわせるメモリとしては、例えば特開昭
６２−４３８９４号公報に記載されるように、そのメモ
リセルとしてＭＯＳＦＥＴを３個使用したダイナミック
型のメモリセル（以下、３ＭＯＳ型セルという）を用い
たメモリセルアレイがしられている。

【０００３】以下、かかるメモリセルアレイについて説
明するが、まず、図１２により、これを構成する３ＭＯ
Ｓ型セルについて説明する。但し、同図において、Ｍ
１，Ｍ２，Ｍ３はｎ型のＭＯＳＦＥＴ、３９は３ＭＯＳ
型セル（以下、単にメモリセルという）、ＷＢは書込ビ
ット線、ＷＷは書込ワード線、ＲＷは読出ワード線、Ｒ
Ｂは読出ビット線、３８はｐ型のＭＯＳＦＥＴ、４３は
電源である。

【０００４】同図において、このメモリセル３９の書込
み動作は次のように行なわれる。即ち、書込ワード線Ｗ
Ｗが“Ｈ”レベルになると、ＭＯＳＦＥＴ（Ｍ１）がオ
ンし、書込ビット線ＷＢから入力されるデ−タはＭＯＳ
ＦＥＴ（Ｍ１）を介してＭＯＳＦＥＴ（Ｍ２）に伝達さ
れる。このＭＯＳＦＥＴ（Ｍ２）のゲ−トには、集積回
路（以下、ＩＣという）の構造上、基板との間に寄生容
量が形成されており、これにデータが保持される。その
後、書込ワード線ＷＷが“Ｌ”レベルになってＭＯＳＦ
ＥＴ（Ｍ１）がオフしても、デ−タはＭＯＳＦＥＴ（Ｍ
２）のゲ−ト寄生容量にそのまま保持される。

【０００５】読出し動作は次のように行なわれる。ま
ず、ＭＯＳＦＥＴ（３８）に“Ｌ”レベルの読出ビツト
充電制御信号ＰＣが加えられ、これにより、ＭＯＳＦＥ
Ｔ（３８）をオンして電源４３から読出ビット線ＲＢが
“Ｈ”レベルに充電される。次に、読出ワード線ＲＷを
“Ｈ”レベルにしてＭＯＳＦＥＴ（Ｍ３）をオンする。
このとき、ＭＯＳＦＥＴ（Ｍ２）に“Ｌ”レベルのデ−
タが保持されていると、このＭＯＳＦＥＴ（Ｍ２）はオ
フ状態にあるから、読出ビット線ＲＢはそのまま“Ｈ”
レベルを保持する。これに対して、ＭＯＳＦＥＴ（Ｍ
２）に“Ｈ”レベルのデ−タが保持されていると、ＭＯ
ＳＦＥＴ（Ｍ２）とＭＯＳＦＥＴ（Ｍ３）とがオンし、
読出ビット線ＲＢはＭＯＳＦＥＴ（Ｍ３），（Ｍ２）を
介して放電し、“Ｌ”レベルとなる。即ち、ＭＯＳＦＥ
Ｔ（Ｍ２）に保持されているデ−タは反転して読出ビッ
ト線ＲＢに読み出されることになる。

【０００６】次に、かかるメモリセル３９が行方向にｍ
個、列方向にｎ個配列されて構成されるメモリセルアレ
イについて図１３により説明する。但し、同図におい
て、１６は書き込むべきデ−タＤＡＴＡの入力端子、２
８は読み出されたデ−タＤＡＴＡ”の出力端子、３８
（１），３８（２），……，３８（ｍ）はｐ型のＭＯＳ
ＦＥＴ、３９（１，１），３９（１，２），……，３９
（ｎ，ｍ）は図１２で説明したメモリセル、４３は電
源、５３はライトポインタ、５４はリ−ドポインタ、５
５はインバ−タ、ＷＢ１，ＷＢ２，……，ＷＢｍは書込
ビット線、ＷＷ１，ＷＷ２，……，ＷＷｍは書込ワード
線、ＲＷ１，ＲＷ２，……，ＲＷｎは読出ワード線、Ｒ
Ｂ１，ＲＢ２，……，ＲＢｎは読出ビット線である。

【０００７】このメモリセルアレイの書込み動作は次の
ように行なわれる。即ち、書込ワード線ＷＷ１が“Ｈ”
レベルになると、１列目のメモリセル３９（１，１），
３９（１，２），……，３９（１，ｍ）のＭＯＳＦＥＴ
（Ｍ１）がオンし、しかる後、ライトポインタ５３によ
って書込ビット線ＷＢ１，ＷＢ２，……，ＷＢｍの順に
デ−タＤＡＴＡが１ビットずつ与えられ、メモリセル３
９（１，１），３９（１，２），……，３９（１，ｍ）
のＭＯＳＦＥＴ（Ｍ２）に順に書き込まれる。次に、書
込ワード線ＷＷ２が“Ｈ”レベルになり、同様にして、
２列目のメモリセル３９（２，１），３９（２，２），
……，３９（２，ｍ）でのデータ書込みが行なわれ、以
下、各列でのデータ書込みが行なわれる。

【０００８】読出し動作は次のように行なわれる。即
ち、前述のように、まず、入力端子２６から“Ｌ”レベ
ルの読出ビット線充電制御信号ＰＣを入力し、ＭＯＳＦ
ＥＴ３８（１），３８（２），……，３８（ｍ）をオン
にして、電源４３の電圧により、読出ビット線ＲＢ１〜
ＲＢｎを“Ｈ”レベルに充電する。しかる後、読出ビッ
ト線充電制御信号ＰＣを“Ｈ”レベルにし、ＭＯＳＦＥ
Ｔ３８（１），３８（２），……，３８（ｍ）をオフに
してこの充電を終了し、読出ワード線ＲＷ１を“Ｈ”レ
ベルにしてメモリセル３９（１，１），３９（１，
２），……，３９（１，ｍ）のＭＯＳＦＥＴ（Ｍ３）を
オンし、これらメモリセル３９（１，１），３９（１，
２），……，３９（１，ｍ）のＭＯＳＦＥＴ（Ｍ２）に
保持されているデータを読出ビット線ＲＢ１，ＲＢ２，
……，ＲＢｍに読み取り、しかる後、リ−ドポインタ５
４により、読出ビット線ＲＢ１，ＲＢ２，……，ＲＢｍ
の順に切り替えてそれらからデ−タを順番に出力する。

【０００９】次に、再び入力端子２６から読出ビット線
充電制御信号ＰＣを入力して読出ビット線ＲＢ１〜ＲＢ
ｍを“Ｈ”レベルに充電し、読出ワード線ＲＷ２を
“Ｈ”レベルにして２列目の３ＭＯＳ型セル３９（２，
１），３９（２，２），……３９（２，ｍ）からデータ
の読取りを行ない、以下同様にして、各列のデータ読取
りを行なう。

【００１０】このようにして、１つのワ−ド線を“Ｈ”
レベルにすると、ｍ個の３ＭＯＳ型セルのデータ書込み
・読出しが可能になり、ポインタによって１個ずつ順番
にデ−タの書込み・読出しを行なう。

【００１１】

【発明が解決しようとする課題】ところが、かかる従来
のメモリセルアレイにおいて、書込み／読出し同時動作
を行なう場合、書込みと読出しのタイミングによって
は、次のような問題が生ずる。

【００１２】以下、この問題について説明するが、ここ
で、読出ワード線ＲＷ１が“Ｈ”レベルになり、リ−ド
ポインタ５４により読出ビット線ＲＢ２までデ−タが読
み出されたときに、書込ワード線ＷＷ１が“Ｈ”レベル
になったものとする。この場合には、読出ワード線ＲＷ
１が先に“Ｈ”レベルになることにより、先に説明した
ように、ｍ本の読出ビット線ＲＢ１〜ＲＢｍの全てに同
時にデ−タが読み出される。そして、上記のように、
“Ｈ”レベルのデータが書き込まれているメモリセル３
９が接続されている読出ビット線ＲＢは、このメモリセ
ル３９のＭＯＳＦＥＴ（Ｍ２），（Ｍ３）がオンしてい
ることにより、放電して“Ｌ”レベルになり、また、
“Ｌ”レベルのデータが書き込まれているメモリセル３
９が接続されている読出ビット線ＲＢは、そのメモリセ
ル３９のＭＯＳＦＥＴ（Ｍ２）がオフのため、“Ｈ”レ
ベルのままにを保持されている。

【００１３】一方、書込ワード線ＷＷ１が“Ｈ”レベル
になると、書込ワード線ＷＷ１に接続されているメモリ
セル３９のＭＯＳＦＥＴ（Ｍ１）が全てオンするため、
ライトポインタ５３によって書込ビット線ＷＢが選択さ
れてデ−タが書き込まれる前に、メモリセル３９のＭＯ
ＳＦＥＴ（Ｍ２）のゲ−ト電位は、書込ビット線ＷＢの
電位とこのＭＯＳＦＥＴ（Ｍ２）のゲート寄生容量によ
る電位との差がこれらの寄生容量の逆比で分圧された電
位になる。書込ビット線ＷＢはｎ個のメモリセル３９に
共通であるから、書込ワード線ＷＷ１が“Ｈ”レベルに
なる前の書込ビット線ＷＢの電位は、１つ前に行なわれ
た他のメモリセル３９への書込みによって生じた電位に
なっている。また、書込ビット線ＷＢの寄生容量は、メ
モリセル３９におけるＭＯＳＦＥＴ（Ｍ２）のゲ−ト寄
生容量に比べてかなり大きい（数倍から数十倍）。この
ため、書込ワード線ＷＷ１が“Ｈ”レベルになる前にこ
の書込ビット線ＷＢが“Ｈ”レベルにあると、書込ワー
ド線ＷＷ１が“Ｈ”レベルになってＭＯＳＦＥＴ（Ｍ
１）がオンしたとき、“Ｌ”レベルのデータを保持して
いるメモリセル３９では、このメモリセル３９のＭＯＳ
ＦＥＴ（Ｍ２）のゲートにほとんど書込ビット線ＷＢの
“Ｈ”レベルが加わることになり、保持されていた
“Ｌ”のデ−タは“Ｈ”レベルになってしまう。このと
き、このメモリセル３９では、読出ワード線ＲＷ１が
“Ｈ”レベルでＭＯＳＦＥＴ（Ｍ３）がオンしているた
め、書込ビット線ＷＢの“Ｈ”レベルによって“Ｈ”レ
ベルが保持されてしまったＭＯＳＦＥＴ（Ｍ２）がオン
してしまい、これに接続されている読出ビット線ＲＢ
が、“Ｈ”レベルに保持されていなければならないにも
拘らず、放電して“Ｌ”レベルになってしまう。これ
が、リ−ドポインタ５４で読み出す以前に生ずると、読
出しデ−タが破壊されたことになる。

【００１４】かかるメモリセルアレイをラインメモリと
して使用し、１Ｈ遅延（但し、１Ｈはビデオ信号の水平
走査周期）を行なうときに、ビデオ信号の水平同期信号
のタイミングで書込みと読出しのアドレスを（０）番地
にリセットして遅延制御するのが最も容易でかつ一般的
であって、これを実行するには、同一メモリセル３９の
書込ワード線ＷＷと読出ワード線ＲＷを同時に“Ｈ”レ
ベルにする必要があるが、上記のようなことが生ずる
と、もはやデータの読出しができなくなる。

【００１５】このために、上記従来例では、書込ワード
線ＷＷが“Ｈ”レベルになることによってメモリセル３
９の保持デ−タが書込ビット線ＷＢに現れた時の書込ビ
ット線ＷＢのわずかな電位変化を検出し、センスアンプ
で増幅してメモリセル３９に書き込むことにより、書き
込まれていたデ−タをメモリセル３９へ再書込みし、読
出しデ−タの破壊を防止していた。

【００１６】しかし、このような従来の技術では、セン
スアンプを各ビット線に１個ずつ設ける必要であり、こ
のため、チップ面積が大きくなってしまうという問題が
あった。

【００１７】本発明の目的は、かかる問題を解消し、書
込ワード線と読出ワード線の同時アクセス可能にし、且
つチップ面積を小さくすることができるようにしたシリ
アルアクセスメモリを提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリセルがｍ行ｎ列に配列されて該メ
モリセルの配列の行毎に書込ビット線と読出ビット線と
が、列毎に書込ワード線と読出ワード線とが夫々設けら
れたメモリセルアレイを有し、該書込ワード線が順次１
つずつ選択される毎にｍ個の該書込ビット線が順次１つ
ずつ選択されて、該メモリセルアレイの選択された該書
込ビット線と該書込ワード線とで決まる位置の該メモリ
セルにデータの書込みが行なわれ、該読出ワード線が順
次１つずつ選択される毎にｍ個の該読出ビット線が順次
１つずつ選択されて、該メモリセルアレイの選択された
該読出ビット線と該読出ワード線とで決まる位置の該メ
モリセルからのデータの読出しが行なわれるシリアルア
クセスメモリにおいて、該書込ビット線毎に放電用のＭ
ＯＳＦＥＴを設け、該書込ワード線が選択される直前毎
に、該放電用のＭＯＳＦＥＴを全て同時に駆動するよう
にする。

【００１９】

【作用】列毎にデータを書き込むに際しては、まず、そ
の列の書込ワード線が選択され、しかる後、ｍ個の書込
ビット線が１つずつ順に選択されてその列のメモリセル
に順番にデータが書き込まれるが、この書込ワード線が
選択される直前に放電用のＭＯＳＦＥＴが全てオンされ
て全ての書込ビット線が放電する。従って、次に書込ワ
ード線が選択されてメモリセルへのデータの書込みが行
なわれるときには、このデータ書込みが行なわれるメモ
リセルに接続されている書込ビット線は放電されていて
“Ｌ”レベルであり、書込ビット線の電位がメモリセル
に影響することはない。この結果、データ読出し中のメ
モリセルに接続された書込ワード線がデータ書込みのた
めに選択されても、書込ビット線の電位に影響されず、
このメモリセルのデータはそのまま保持され、読出し動
作に支障をきたすことはない。

【００２０】従って、同一列の書込ワード線と読出ワー
ド線とが同時に選択されても、読出しデ−タが破壊され
ることはなく、各書込ビット線に放電用のＭＯＳＦＥＴ
を１個ずつ設けるだけで、従来技術のようなセンスアン
プが不要となり、少ない素子数で書込み・読出しの同時
アクセスが可能となるとともに、チップ面積も小さくで
きる。

【００２１】

【実施例】以下、本発明の実施例を図面により説明す
る。図１は本発明によるシリアルアクセスメモリの一実
施例を示すブロック図であって、１はメモリセルアレ
イ、２はライトデコ−ダ、３はリ−ドデコ−ダ、４はラ
イト系制御回路、５はリ−ド系制御回路、６はデ−タ増
幅用のセンスアンプ、７ａ，７ｂはＤ型フリップフロッ
プ（以下、Ｄ−ＦＦという）、８はライトアドレス信号
ＷＡＤＳの出力端子、９はリ−ドアドレス信号ＲＡＤＳ
の出力端子、１０は１ビット目の書込ビット線選択スイ
ッチ制御信号ＷＢＳ１の出力端子、１１は２ビット目の
書込ビット線選択スイッチ制御信号ＷＢＳ２の出力端
子、１２はｍビット目の書込ビット線選択スイッチ制御
信号ＷＢＳｍの出力端子、１３は１ビット目の読出ビッ
ト線選択スイッチ制御信号ＲＢＳ１の出力端子、１４は
２ビット目の読出ビット線選択スイッチ制御信号ＲＢＳ
２の出力端子、１５はｍビット目の読出ビット線選択ス
イッチ制御信号ＲＢＳｍの出力端子、１６はメモリセル
アレイ１の書込端子、１７はメモリセルアレイ１の読出
端子、１８は書込ビット線放電制御信号ＷＣＲの出力端
子、１９は書込制御クロックＷＣＬＫの入力端子、２０
は書込リセット信号ＷＲＥＳの入力端子、２１は書込ク
ロックゲ−ト信号ＷＣＧの入力端子、２２は読出制御ク
ロックＲＣＬＫの入力端子、２３は読出リセット信号Ｒ
ＲＥＳの入力端子、２４は読出クロックゲ−ト信号ＲＣ
Ｇの入力端子、２５は書込制御クロックＷＣＬＫの出力
端子、２６は読出ビット線充電制御信号ＰＣの出力端
子、２７はデ−タＤＡＴＡの入力端子、２８はデ−タＤ
ＡＴＡ’の出力端子である。

【００２２】同図において、書込時では、書き込むべき
データＤＡＴＡが入力端子２７から入力される。また、
入力端子１９からは書込制御クロックＷＣＬＫが、入力
端子２０からは書込リセット信号ＷＲＥＳが、入力端子
２１からは書込クロックゲート信号ＷＣＧが夫々入力さ
れる。ここで、データＤＡＴＡのビット周期は書込制御
クロックＷＣＬＫの周期に等しく、また、ライト系制御
回路４は、書込クロックゲート信号ＷＣＧが入力される
ことにより、書込制御クロックＷＣＬＫを取り込むとと
もに、出力端子２５にも出力する。

【００２３】データＤＡＴＡはＤ−ＦＦ７ａに供給さ
れ、出力端子２５から供給される書込制御クロックＷＣ
ＬＫの立下りエッジで取り込まれる。従って、このＤ−
ＦＦ７ａからは書込制御クロックＷＣＬＫの立下りエッ
ジに同期したデータが得られる。このＤ−ＦＦ７ａの出
力データはＤ−ＦＦ７ｂに供給され、同じ書込制御クロ
ックＷＣＬＫの立下りエッジで取り込まれる。従って、
このＤ−ＦＦ７ｂからは、書込制御クロックＷＣＬＫの
立下りエッジに同期し、かつＤ−ＦＦ７ａの出力データ
よりも書込制御クロックＷＣＬＫの１周期分遅れたデー
タＤＡＴＡ’が得られ、書込端子１６からメモリセルア
レイ１に供給される。つまり、Ｄ−ＦＦ７ｂはデータを
書込制御クロックＷＣＬＫの１周期分遅延するものであ
る。

【００２４】ここで、メモリセルアレイ１はｍ行ｎ列で
配列された例えば図５に示したような３ＭＯＳ型メモリ
セル（３９）からなるものとする。この場合には、上記
書込リセット信号ＷＲＥＳは、書込制御クロックＷＣＬ
Ｋの周期の（ｍ×ｎ）倍の周期で、かつこの書込制御ク
ロックＷＣＬＫの１周期分のパルス幅の“Ｌ”の信号で
ある。

【００２５】一方、ライト系制御回路４においては、書
込リセット信号ＷＲＥＳが供給される毎にリセットがな
され、書込制御クロックＷＣＬＫにより、書込ビット線
選択スイッチ制御信号ＷＢＳ１〜ＷＢＳｍ，書込ビット
線放電制御信号ＷＣＲ及びライトアドレス信号ＷＡＤＳ
が生成される。これら書込ビット線選択スイッチ制御信
号ＷＢＳ１〜ＷＢＳｍと書込ビット線放電制御信号ＷＣ
Ｒとは夫々出力端子１０，１１，１２，１８からメモリ
セルアレイ１に供給され、ライトアドレス信号ＷＡＤＳ
は出力端子８からライトデコーダ２に供給される。

【００２６】なお、ＷＢＳ１は１ビット目の書込ビット
線選択スイッチ制御信号ＷＢＳ、ＷＢＳ２は２ビット目
の書込ビット線選択スイッチ制御信号ＷＢＳ、ＷＢＳｍ
はｍビット目の書込ビット線選択スイッチ制御信号ＷＢ
Ｓである。これら書込ビット線放電制御信号ＷＣＲ，書
込ビット線選択スイッチ制御信号ＷＢＳとライトデコー
ダ２の制御により、メモリセルアレイ１にデータＤＡＴ
Ａ’が書き込まれる。

【００２７】書込ビット線放電制御信号ＷＣＲは、書込
リセット信号ＷＲＥＳが供給されたときとその後の書込
制御クロックＷＣＬＫがｍ個入力される毎に夫々発生さ
れ、また、書込リセット信号ＷＲＥＳの入力後、書込制
御クロックＷＣＬＫが入力される毎に書込ビット線選択
スイッチ制御信号ＷＢＳ１，ＷＢＳ１，……，ＷＢＳｍ
が順にかつ繰り返し発生される。また、ライトアドレス
信号ＷＡＤＳは、書込制御クロックＷＣＬＫがｍ個入力
される毎に、書込ビット線放電制御信号ＷＣＲの発生直
後でかつ書込ビット線選択スイッチ制御信号ＷＢＳの１
ビット目の書込ビット線選択スイッチ制御信号ＷＢＳ１
の直前に発生される。

【００２８】かかる信号を発生するライト系制御回路４
の一具体例を図２及び図３により説明する。但し、図２
はこの具体例を示すブロック図であって、７ｃ，７ｄ，
７ｅはＤ−ＦＦ、２９，３０はバッファ、３１はライト
系リセットエッジ検出回路、３２はＮＡＮＤ回路、３３
はライト行アドレスカウンタ、３４はライトアドレス発
生回路（ライト列アドレスカウンタ）、３５はライトタ
イミング発生回路、３６はインバ−タ、３７はＡＮＤ回
路であり、図１に対応する部分には同一符号をつけてい
る。また、図３には、その一部に図２の各部の信号を示
している。

【００２９】図２及び図３において、入力端子２１から
入力される書込クロックゲート信号ＷＣＧは、メモリセ
ルアレイ１で書込動作が行なわれるときには“Ｌ”、そ
れ以外のときには“Ｈ”であり、バッファ３０は、書込
クロックゲート信号ＷＣＧが“Ｌ”のとき（即ち、メモ
リセルアレイ１の書込動作時）のみ、入力端子１９から
の書込制御クロックＷＣＬＫを通過させる。このバッフ
ァ３０を通過した書込制御クロックＷＣＬＫはライト系
リセットエッジ検出回路３１，ライト行アドレスカウン
タ３３及びライトタイミング発生回路３５に供給される
とともに、出力端子２５から、上記のように、図１のＤ
−ＦＦ７ａ，７ｂに供給される。また、入力端子２０か
ら上記の“Ｌ”の書込リセット信号ＷＲＥＳが入力さ
れ、バッファ２９を介してライト系リセットエッジ検出
回路３１に供給される。

【００３０】ライト系リセットエッジ検出回路３１で
は、Ｄ−ＦＦ７ｃが書込制御クロックＷＣＬＫの立下り
エッジ毎に書込リセット信号ＷＲＥＳを取り込むことに
より、書込制御クロックＷＣＬＫの立下りエッジ（時刻
ｔ１）に同期しかつこの書込制御クロックＷＣＬＫの１
周期分の“Ｌ”のパルスが得られる。このパルスはＤ−
ＦＦ７ｄに書込制御クロックＷＣＬＫの立下りエッジで
ラッチされ、書込制御クロックＷＣＬＫの時刻ｔ１での
立下りエッジの次の立下りエッジ（時刻ｔ２）に同期し
かつこの書込制御クロックＷＣＬＫの１周期分の“Ｌ”
のパルスと、これを反転した“Ｈ”のパルスとが得られ
る。さらに、この“Ｌ”のパルスはＤ−ＦＦ７ｅに書込
制御クロックＷＣＬＫの立下りエッジでラッチされ、書
込制御クロックＷＣＬＫの時刻ｔ２での立下りエッジの
次の立下りエッジに同期しかつこの書込制御クロックＷ
ＣＬＫの１周期分の“Ｌ”のパルスが得られる。そし
て、Ｄ−ＦＦ７ｄからの“Ｈ”のパルスとＤ−ＦＦ７ｅ
からの“Ｌ”のパルスとはＮＡＮＤ回路３２に供給さ
れ、書込制御クロックＷＣＬＫの時刻ｔ２での立下りエ
ッジに同期しこの書込制御クロックＷＣＬＫの１周期分
の“Ｌ”のパルスが得られる。このパルスがライト系リ
セットエッジ検出回路３１からリセットパルスＷＥＯと
して出力される。このリセットパルスＷＥＯにより、ラ
イト行アドレスカウンタ３３とライトアドレス発生回路
３４とが値０にリセットされる。

【００３１】なお、Ｄ−ＦＦ７ｃは“Ｌ”の書込リセッ
ト信号ＷＲＥＳから書込制御クロックＷＣＬＫの立下り
エッジに同期したこの書込制御クロックＷＣＬＫの１周
期の幅のパルスを形成するためのものであり、Ｄ−ＦＦ
７ｄはＤ−ＦＦ７ｃの出力パルスを書込制御クロックＷ
ＣＬＫの１周期分遅延するためのものである。また、Ｄ
−ＦＦ７ｄから出力される“Ｌ”のパルスはＤ−ＦＦ７
ｅによってさらに書込制御クロックＷＣＬＫの１周期分
遅延され、Ｄ−ＦＦ７ｄから出力される“Ｈ”のパルス
が供給されるＮＡＮＤ回路３２のゲート信号として用い
られる。Ｄ−ＦＦ７ｄによって書込制御クロックＷＣＬ
Ｋの１周期分遅延するのは、後に明らかになるように、
この実施例を１Ｈ遅延手段として動作させる場合、メモ
リセルアレイ１での書込位置が読出位置よりも３ＭＯＳ
型セルの１つ分遅れるようにするためである。

【００３２】メモリセルアレイ１の行方向のアドレス
は、上記のことから、ｍ番地までである。ライト行アド
レスカウンタ３３はライト系リセットエッジ検出回路３
１からリセットパルスＷＥＯでリセットされるととも
に、バッファ３０からの書込制御クロックＷＣＬＫをカ
ウントし、この書込制御クロックＷＣＬＫをｍ個カウン
トする毎に“Ｈ”のキャリーＣＯＷを１つずつ出力す
る。ライトアドレス発生回路３４はライト系リセットエ
ッジ検出回路３１からリセットパルスＷＥＯでリセット
された後、キャリーＣＯＷをカウントして順次７ビット
のライト列アドレスを発生し、出力端子８から図１のラ
イトデコ−ダ２に供給する。

【００３３】また、ライト行アドレスカウンタ３３から
出力されるキャリーＣＯＷは、インバータ３６で反転さ
れて“Ｌ”となった後、ＡＮＤ回路３７に供給される。
このＡＮＤ回路３７は“Ｌ”のリセットパルスＷＥＯと
“Ｌ”となったキャリーＣＯＷとを通過させて、ライト
タイミング発生回路３５に供給する。

【００３４】ライトタイミング発生回路３５は、ＡＮＤ
回路３７から“Ｌ”の出力信号が供給される毎に書込ビ
ット線放電制御信号ＷＣＲを発生し、また、この書込ビ
ット線放電制御信号ＷＣＲを発生すると、書込制御クロ
ックＷＣＬＫの立上りエッジ毎に１ビット目の書込ビッ
ト線選択スイッチ制御信号ＷＢＳ１，２ビット目の書込
ビット線選択スイッチ制御信号ＷＢＳ，……，ｍビット
目の書込ビット線選択スイッチ制御信号ＷＢＳｍの順に
書込制御クロックＷＣＬＫの立上りエッジに同期して発
生する。即ち、図３において、書込制御クロックＷＣＬ
Ｋが立ち下がる時刻ｔ２後の時刻ｔ３に書込ビット線放
電制御信号ＷＣＲが発生すると、その後の書込制御クロ
ックＷＣＬＫの最初の立上りエッジ時刻ｔ５で１ビット
目の書込ビット線選択スイッチ制御信号ＷＢＳ１が発生
し、次の書込制御クロックＷＣＬＫの立上りエッジ時刻
ｔ６で１ビット目の書込ビット線選択スイッチ制御信号
ＷＢＳ２が発生し、……，書込制御クロックＷＣＬＫの
ｍ番目の立上りエッジ時刻ｔ（４＋ｍ）でｍビット目の
書込ビット線選択スイッチ制御信号ＷＢＳｍが発生す
る。そして、再びＡＮＤ回路３７の出力信号が供給され
て書込ビット線放電制御信号ＷＣＲを発生し、上記の動
作を繰り返す。

【００３５】以上のような信号を用いて図１のメモリセ
ルアレイ１が書込動作が行なわれるのであるが、次に、
図４及び図３により、このメモリセルアレイ１の一具体
例について説明する。但し、図４において、４０
（１），４０（２），……，４０（１０）は放電用のＭ
ＯＳＦＥＴ、４１（１），４１（２），……，４１（１
０）は書込み用のＭＯＳＦＥＴ、４２（１），４２
（２），……，４２（１０）は読出し用のＭＯＳＦＥＴ
であり、図１３及び図１，図２に対応する部分には同一
符号を付けている。なお、ここでは、説明の便宜上、メ
モリセルアレイ１は１０行１００列の３ＭＯＳ型メモリ
セル（即ち、ｍ＝１０、ｎ＝１００）からなるものとし
ている。

【００３６】図４及び図３において、ライト系制御回路
４（図１）に書込リセット信号ＷＲＥＳが入力されるこ
とによって出力端子１８に、上記のようにして、書込ビ
ット線放電制御信号ＷＣＲが出力される（時刻ｔ３）
と、放電用のＭＯＳＦＥＴ４０（１），４０（２），…
…，４０（１０）がオンし、書込ビット線ＷＢ１，ＷＢ
２，……，ＷＢ１０が夫々ＭＯＳＦＥＴ４０（１），４
０（２），……，４０（１０）を介して放電して“Ｌ”
となる。

【００３７】次に、上記のようにして、ライト系制御回
路４（図１）に上記の書込リセット信号ＷＲＥＳが入力
されることによって出力端子８に、最初のライトアドレ
ス信号ＷＡＤＳが出力されると、ライトデコーダ２（図
１）は書込ワード線ＷＷ１を“Ｈ”にし（時刻ｔ４）、
１列目の３ＭＯＳ型メモリセル３９（１,１），３９
（１,２），……，３９（１,１０）のｎ型のＭＯＳＦＥ
Ｔ（Ｍ１）をオン状態にする。これにより、１列目の３
ＭＯＳ型メモリセル３９（１,１），３９（１,２），…
…，３９（１,１０） は書込可能状態となる。

【００３８】かかる状態において、ライト系制御回路４
から書込制御クロックＷＣＬＫの立上りエッジ（時刻ｔ
５）に同期して１ビット目の書込ビット線選択スイッチ
制御信号ＷＢＳ１が出力端子１０に出力され、これによ
ってＭＯＳＦＥＴ４１（１）がオンして書込ビット線Ｗ
Ｂ１のみを書込端子１６に接続する。このとき、書込端
子１６には図１で説明したデータＤＡＴＡ’の１ビット
が供給されており、ＭＯＳＦＥＴ４１（１）と３ＭＯＳ
型メモリセル３９（１,１）のＭＯＳＦＥＴ（Ｍ１）と
がオンしていることにより、このビットが３ＭＯＳ型メ
モリセル３９（１,１） のＭＯＳＦＥＴ（Ｍ２）に記憶
される。

【００３９】次に、書込ワード線ＷＷ１が“Ｈ”の状態
のままで、ライト系制御回路４から書込制御クロックＷ
ＣＬＫの次の立上りエッジ（時刻ｔ６）に同期して２ビ
ット目の書込ビット線選択スイッチ制御信号ＷＢＳ２が
出力端子１１に出力される。これにより、ＭＯＳＦＥＴ
４１（２）がオンして書込ビット線ＷＢ２のみが書込端
子１６に接続される。このとき、書込端子１６にはデー
タＤＡＴＡ’の次の１ビットが供給されており、ＭＯＳ
ＦＥＴ４１（２）と３ＭＯＳ型メモリセル３９（１,
２）のＭＯＳＦＥＴ（Ｍ１）とがオンしていることによ
り、このビットが３ＭＯＳ型メモリセル３９（１,２）
のＭＯＳＦＥＴ（Ｍ２）に記憶される。

【００４０】以下同様にして、書込ワード線ＷＷ１が
“Ｈ”の状態のままでライト系制御回路４から書込制御
クロックＷＣＬＫの順次の立上りエッジに同期して書込
ビット線選択スイッチ制御信号ＷＢＳが出力され、３Ｍ
ＯＳ型メモリセル３９（１,１０）までデータＤＡＴ
Ａ’が１ビットずつ記憶される。

【００４１】３ＭＯＳ型メモリセル３９（１,１０）で
の記憶が終ると、ライト系制御回路４から次の書込ビッ
ト線放電制御信号ＷＣＲが出力され（時刻ｔ４６）、再
び放電用ＭＯＳＦＥＴ４０（１），４０（２），……，
４０（１０）がオンして、書込ビット線ＷＢ１，ＷＢ
２，……，ＷＢ１０が“Ｌ”となる。そして、ライト系
制御回路４から出力端子８に次のライトアドレス信号Ｗ
ＡＤＳが出力され、ライトデコーダ２（図１）は次の書
込ワード線ＷＷ２を“Ｈ”にし、２列目の３ＭＯＳ型メ
モリセル３９（２,１），３９（２,２），……，３９
（２,１０）のｎ型のＭＯＳＦＥＴ（Ｍ１）をオン状態
にする。これにより、２列目の３ＭＯＳ型メモリセル３
９（２,１），３９（２,２），……，３９（２,１０）
は書込可能状態となる。

【００４２】以下、１列目の３ＭＯＳ型メモリセル３９
（１,１），３９（１,２），……，３９（１,１０）の
場合と同様の動作が行なわれ、１ビット目の書込ビット
線選択スイッチ制御信号ＷＢＳ１，２ビット目の書込ビ
ット線選択スイッチ制御信号ＷＢＳ２，……，１０ビッ
ト目の書込ビット線選択スイッチ制御信号ＷＢＳ１０が
順次出力端子１０，１１，……，１２から供給されるこ
とにより、２列目の３ＭＯＳ型メモリセル３９（２,
１），３９（２,２），……，３９（２,１０）に順次デ
ータＤＡＴＡ’が１ビットずつ記憶される。そして、以
下、書込ワード線ＷＷ３、……，ＷＷ１００が順番に
“Ｈ”となり、夫々に上記の動作が行なわれて１００列
目の３ＭＯＳ型メモリセル３９（１００,１），３９
（１００,２），……，３９（１００,１０）までデータ
ＤＡＴＡ’が１ビットずつ記憶され、これが終ると、ラ
イト系制御回路４に書込リセット信号ＷＲＥＳが供給さ
れ、１列目の３ＭＯＳ型メモリセル３９（１,１），３
９（１,２），……，３９（１,１０） から再び上記の
書込動作が繰り返される。

【００４３】なお、図１及び図３において、入力端子２
７から入力されるデータＤＡＴＡは書込制御クロックＷ
ＣＬＫに同期しているが、Ｄ−ＦＦ７ａによってその立
下りエッジに同期するようにされ、さらにＤ−ＦＦ７ｂ
で書込制御クロックＷＣＬＫの１周期分遅延されるが、
これにより、メモリセルアレイ１に供給されるデータＤ
ＡＴＡ’のタイミングが、図２のＤ−ＦＦ７ｄで書込制
御クロックＷＣＬＫの１周期分遅らされた書込みタイミ
ングと合わされる。このことは、特に、後述する１Ｈ遅
延手段として動作させる場合、遅延時間を精度よく１Ｈ
にするのに重要である。

【００４４】以上が書込動作であるが、次に、読出につ
いて説明する。図１において、読出時においては、入力
端子２２からは読出制御クロックＲＣＬＫが、入力端子
２３からは読出リセット信号ＲＲＥＳが、入力端子２４
からは読出クロックゲート信号ＲＣＧが夫々入力され
る。ここで、読出制御クロックＲＣＬＫの周期は上記の
書込制御クロックＷＣＬＫの周期に等しい。

【００４５】リード系制御回路５では、読出クロックゲ
ート信号ＲＣＧが入力されることにより、読出制御クロ
ックＲＣＬＫが取り込まれ、また、読出リセット信号Ｒ
ＲＥＳが供給される毎にリセットがなされ、読出制御ク
ロックＲＣＬＫにより、読出ビット線選択スイッチ制御
信号ＲＢＳ１〜ＲＢＳｍ，読出ビット線充電制御信号Ｐ
Ｃ及びライトアドレス信号ＲＡＤＳが生成される。これ
ら読出ビット線選択スイッチ制御信号ＲＢＳ１〜ＲＢＳ
ｍと読出ビット線充電制御信号ＰＣとは夫々出力端子１
３，１４，１５，２６からメモリセルアレイ１に供給さ
れ、ライトアドレス信号ＲＡＤＳは出力端子９からリー
ドデコーダ３に供給される。

【００４６】なお、ＲＢＳ１は１ビット目の読出ビット
線選択スイッチ制御信号ＲＢＳ、ＲＢＳ２は２ビット目
の読出ビット線選択スイッチ制御信号ＲＢＳ、ＲＢＳｍ
はｍビット目の読出ビット線選択スイッチ制御信号ＲＢ
Ｓである。これら読出ビット線充電制御信号ＰＣ，読出
ビット線選択スイッチ制御信号ＲＢＳとリードデコーダ
３の制御とにより、メモリセルアレイ１に記憶されてい
るデータが読み出される。読み出されたデータはセンス
アンプ６を介して、データＤＡＴＡ”として出力され
る。

【００４７】読出ビット線充電制御信号ＰＣは、読出リ
セット信号ＲＲＥＳが供給されたときとその後の読出制
御クロックＲＣＬＫがｍ個入力される毎に夫々発生さ
れ、また、読出リセット信号ＲＲＥＳの入力後、読出制
御クロックＲＣＬＫが入力される毎に読出ビット線選択
スイッチ制御信号ＲＢＳ１，ＲＢＳ１，……，ＲＢＳｍ
が順にかつ繰り返し発生される。また、ライトアドレス
信号ＲＡＤＳは、読出制御クロックＲＣＬＫがｍ個入力
される毎に、読出ビット線充電制御信号ＰＣの発生直後
でかつ読出ビット線選択スイッチ制御信号ＲＢＳの１ビ
ット目の読出ビット線選択スイッチ制御信号ＲＢＳ１の
直前に発生される。

【００４８】これらの信号を発生するリード系制御回路
５の一具体例を図５及び図６によって説明する。但し、
図５において、７ｆ、７ｇはＤ−ＦＦ、４４，４５はバ
ッファ、４６はリード系リセットエッジ検出回路、４７
はＮＡＮＤ回路、４８はリ−ド行アドレスカウンタ、４
９はリ−ドアドレス発生回路（リ−ド列アドレスカウン
タ）、５０はリ−ドタイミング発生回路、５１はインバ
ータ、５２はＡＮＤ回路であり、図１に対応する部分に
は同一符号をつけている。また、図６には、その一部に
図５の各部の信号を示している。

【００４９】図５及び図６において、入力端子２４から
入力される読出クロックゲート信号ＲＣＧは、メモリセ
ルアレイ１で読出動作が行なわれるときには“Ｌ”で、
それ以外のときには“Ｈ”であり、バッファ４５は、読
出クロックゲート信号ＲＣＧが“Ｌ”のとき（即ち、メ
モリセルアレイ１の読出動作時）にのみ、入力端子２４
からの読出制御クロックＲＣＬＫを通過させる。このバ
ッファ４５を通過した読出制御クロックＲＣＬＫはライ
ト系リセットエッジ検出回路４６，リード行アドレスカ
ウンタ４８及びリードタイミング発生回路５０に供給さ
れる。また、入力端子２３から上記の“Ｌ”の読出リセ
ット信号ＲＲＥＳが入力され、バッファ４４を介してリ
ード系リセットエッジ検出回路４６に供給される。

【００５０】リード系リセットエッジ検出回路４６で
は、Ｄ−ＦＦ７ｆが読出制御クロックＲＣＬＫの立下り
エッジ毎に読出リセット信号ＲＲＥＳを取り込むことに
より、読出制御クロックＲＣＬＫの立下りエッジ（時刻
ｔ７）に同期しかつこの読出制御クロックＲＣＬＫの１
周期分の“Ｌ”のパルスと、これを反転した“Ｈ”のパ
ルスとが得られる。さらに、この“Ｌ”のパルスはＤ−
ＦＦ７ｇに読出制御クロックＲＣＬＫの立下りエッジで
ラッチされ、読出制御クロックＲＣＬＫの時刻ｔ７での
立下りエッジの次の立下りエッジに同期しかつこの読出
制御クロックＲＣＬＫの１周期分の“Ｌ”のパルスが得
られる。Ｄ−ＦＦ７ｄからの“Ｈ”のパルスとＤ−ＦＦ
７ｇからの“Ｌ”のパルスとはＮＡＮＤ回路４７に供給
され、読出制御クロックＲＣＬＫの上記時刻ｔ７での立
下りエッジに同期しかつこの読出制御クロックＲＣＬＫ
の１周期分の“Ｌ”のパルスが得られる。このパルスが
リード系リセットエッジ検出回路４６からリセットパル
スＲＥＯとして出力される。このリセットパルスＲＥＯ
により、リード行アドレスカウンタ４８とリードアドレ
ス発生回路４９とが（０）番地にリセットされる。

【００５１】なお、Ｄ−ＦＦ７ｆは図２でのＤ−ＦＦ７
ｃに対応し、Ｄ−ＦＦ７ｇは図２でのＤ−ＦＦ７ｅに対
応している。従って、上記のように、リセットパルスＲ
ＥＯが時刻ｔ７とタイミングが一致しているのである。

【００５２】メモリセルアレイ１の行方向のアドレス
は、上記のことから、ｍ番地までである。リード行アド
レスカウンタ４８はリード系リセットエッジ検出回路４
６からリセットパルスＲＥＯでリセットされるととも
に、バッファ４５からの読出制御クロックＲＣＬＫをカ
ウントし、この読出制御クロックＲＣＬＫをｍ個カウン
トする毎に“Ｈ”のキャリーＣＯＲを１つずつ出力す
る。リードアドレス発生回路４９はリード系リセットエ
ッジ検出回路４６からのリセットパルスＲＥＯでリセッ
トされた後、キャリーＣＯＲをカウントして順次７ビッ
トのライト列アドレス信号ＲＡＤＳを発生し、出力端子
９から図１のリードデコーダ３に供給する。

【００５３】また、リード行アドレスカウンタ４８から
出力されるキャリーＣＯＲは、インバータ５１で反転さ
れて“Ｌ”となった後、ＡＮＤ回路５２に供給される。
このＡＮＤ回路５２は“Ｌ”のリセットパルスＲＥＯと
“Ｌ”となったキャリーＣＯＲとを通過させて、リード
タイミング発生回路５０に供給する。

【００５４】リードタイミング発生回路５０は、ＡＮＤ
回路５２から“Ｌ”の出力信号が供給される毎に、読出
ビット線充電制御信号ＰＣを発生し、また、この読出ビ
ット線充電制御信号ＰＣを発生する毎に１ビット目の読
出ビット線選択スイッチ制御信号ＲＢＳ１，２ビット目
の読出ビット線選択スイッチ制御信号ＲＢＳ，……，ｍ
ビット目の読出ビット線選択スイッチ制御信号ＲＢＳｍ
の順に読出制御クロックＲＣＬＫの立上りエッジに同期
して発生する。

【００５５】即ち、図６において、読出制御クロックＲ
ＣＬＫが立ち下がる時刻ｔ７後の時刻ｔ８に読出ビット
線充電制御信号ＰＣが発生すると、その後の読出制御ク
ロックＲＣＬＫの最初の立上りエッジの時刻ｔ１０で１
ビット目の読出ビット線選択スイッチ制御信号ＲＢＳ１
が発生し、次の読出制御クロックＲＣＬＫの立上りエッ
ジの時刻ｔ１１で２ビット目の読出ビット線選択スイッ
チ制御信号ＲＢＳ２が発生し、……，読出制御クロック
ＲＣＬＫのｍ番目の立上りエッジの時刻ｔ（９＋ｍ）で
ｍビット目の読出ビット線選択スイッチ制御信号ＲＢＳ
ｍが発生する。そして、再びＡＮＤ回路５２の出力信号
が供給されて読出ビット線充電制御信号ＰＣを発生し
（時刻ｔ４７）、上記の動作を繰り返す。

【００５６】以上のような信号を用いて図１のメモリセ
ルアレイ１が読出動作を行なうのであるが、次に、図４
と図６とにより、１０行１００列の３ＭＯＳ型メモリセ
ルからなるこのメモリセルアレイ１の読出動作について
説明する。

【００５７】図４及び図６において、上記のように、リ
ード系制御回路５（図１）に読出リセット信号ＲＲＥＳ
が入力されることによって出力端子２６に読出ビット線
充電制御信号ＰＣが出力される（時刻ｔ８）と、充電用
ＭＯＳＦＥＴ３８（１），３８（２），……，３８（１
０）がオンし、読出ビット線ＲＢ１，ＲＢ２，……，Ｒ
Ｂ１０が電源４３に接続されて“Ｈ”となる。

【００５８】次に、リード系制御回路５（図１）が、読
出リセット信号ＲＲＥＳが入力された後、上記のように
して、出力端子９に最初のリードアドレス信号ＲＡＤＳ
を出力すると、リードデコーダ３（図１）は読出ワード
線ＲＷ１を“Ｈ”にし（時刻ｔ９）、１列目の３ＭＯＳ
型メモリセル３９（１,１），（１,２），……，３９
（１,１０）のｎ型のＭＯＳＦＥＴ（Ｍ３）をオン状態
にする。これにより、これら３ＭＯＳ型メモリセル３９
（１,１），（１,２），……，３９（１,１０）は読出
し可能状態となる。

【００５９】かかる状態において、リード系制御回路５
から読出制御クロックＲＣＬＫの立上りエッジ（時刻ｔ
１０）に同期して１ビット目の読出ビット線選択スイッ
チ制御信号ＲＢＳ１が出力端子１３に出力され、これに
よりＭＯＳＦＥＴ４２（１）がオンして読出ビット線Ｒ
Ｂ１のみを読出端子１７に接続する。そして、３ＭＯＳ
型メモリセル３９（１,１）のＭＯＳＦＥＴ（Ｍ３）が
オンしていることにより、３ＭＯＳ型メモリセル３９
（１,１）のＭＯＳＦＥＴ（Ｍ２）に記憶されているビ
ットが３ＭＯＳ型メモリセル３９（１,１）のＭＯＳＦ
ＥＴ（Ｍ３），読出ビット線ＲＢ１，ＭＯＳＦＥＴ４２
（１）を介して出力端子１７に読み出される。

【００６０】次に、読出ワード線ＲＷ１が“Ｈ”の状態
のままでリード系制御回路５から読出制御クロックＲＣ
ＬＫの次の立上りエッジ（時刻ｔ１１）に同期して２ビ
ット目の読出ビット線選択スイッチ制御信号ＲＢＳ２が
出力端子１４に出力され、これによってＭＯＳＦＥＴ４
２（２）がオンして読出ビット線ＲＢ２のみを読出端子
１７に接続する。そして、３ＭＯＳ型メモリセル３９
（１,２）のＭＯＳＦＥＴ（Ｍ３）がオンしていること
により、このビットが３ＭＯＳ型メモリセル３９（１,
２）のＭＯＳＦＥＴ（Ｍ２）に記憶されているビットが
３ＭＯＳ型メモリセル３９（１,２） のＭＯＳＦＥＴ
（Ｍ３），読出ビット線ＲＢ２，ＭＯＳＦＥＴ４２
（２）を介して出力端子１７に読み出される。

【００６１】以下同様にして、読出ワード線ＲＷ１が
“Ｈ”の状態のままでリード系制御回路５から読出制御
クロックＲＣＬＫの順次の立上りエッジに同期して読出
ビット線選択スイッチ制御信号ＲＢＳが出力され、３Ｍ
ＯＳ型メモリセル３９（１,１０）までのビットが順番
に読み出される。

【００６２】３ＭＯＳ型メモリセル３９（１,１０）で
のビット読出が終ると、リード系制御回路５から次の読
出ビット線充電制御信号ＰＣが出力され（時刻ｔ４
７）、再びＭＯＳＦＥＴ３８（１），３８（２），…
…，３８（１０）がオンして、読出ビット線ＲＢ１，Ｒ
Ｂ２，……，ＲＢ１０が“Ｈ”となる。そして、リード
系制御回路５から出力端子９に次のリードアドレス信号
ＲＡＤＳが出力され、リードデコーダ３（図１）は次の
読出ワード線ＲＷ２を“Ｈ”にし、２列目の３ＭＯＳ型
メモリセル３９（２,１），３９（２,２），……，３９
（２,１０）のｎ型のＭＯＳＦＥＴ（Ｍ３）をオン状態
にする。これにより、２列目の３ＭＯＳ型メモリセル３
９（２,１），３９（２,２），……，３９（２,１０）
は読出可能状態となる。

【００６３】以下、１列目の３ＭＯＳ型メモリセル３９
（１,１），（１,２），……，３９（１,１０）の場合
と同様の動作が行なわれ、１ビット目の読出ビット線選
択スイッチ制御信号ＲＢＳ１，２ビット目の読出ビット
線選択スイッチ制御信号ＲＢＳ２，……，１０ビット目
の読出ビット線選択スイッチ制御信号ＲＢＳ１０が順次
出力端子１３，１４，……，１５から供給されることに
より、２列目の３ＭＯＳ型メモリセル３９（２,１），
３９（２,２），……，３９（２,１０）から順番に１ビ
ットずつ読み出される。そして、以下、読出ワード線Ｒ
Ｗ３、……，ＲＷ１００が順番に“Ｈ”となり、夫々に
上記の動作が行なわれて１００列目の３ＭＯＳ型メモリ
セル３９（１００,１），３９（１００,２)，……，３
９（１００,１０）までビット読出が行なわれ、これが
終ると、リード系制御回路５に再び読出リセット信号Ｒ
ＲＥＳが供給され、１列目の３ＭＯＳ型メモリセル３９
（１,１）， ３９（１,２），……，３９（１,１０）か
ら再び上記の読出し動作が繰り返される。

【００６４】以上、この実施例のデータ書込み／読出し
動作について説明したが、次に、１Ｈ遅延手段として用
いた場合のこの実施例の動作について、前出図面とこれ
らの各部の信号のタイミング関係を示す図７を用いて説
明する。

【００６５】ここでは、図７に示すように、書込制御ク
ロックＷＣＬＫと読出制御クロックＲＣＬＫとは同一周
波数、同位相であり、書込リセット信号ＷＲＥＳと読出
リセット信号ＲＲＥＳも同一周期、同位相であるとす
る。具体的には、書込制御クロックＷＣＬＫと読出制御
クロックＲＣＬＫの周波数は４ｆscであり、書込リセッ
ト信号ＷＲＥＳと読出リセット信号ＲＲＥＳの周期は１
Ｈ（ビデオ信号の１水平走査期間）とする。但し、１Ｈ
はビデオ信号の１水平走査期間、ｆscは同じく色搬送波
周波数であり、ＮＴＳＣ方式ビデオ信号の場合、ｆsc＝
３．５８ＭＨｚであって、１Ｈは書込制御クロックＷＣ
ＬＫや読出制御クロックＲＣＬＫの９１０周期分であ
る。

【００６６】まず、ライト系リセットエッジ検出回路３
１（図２）とリード系リセットエッジ検出回路４６（図
５）において、書込制御クロックＷＣＬＫや読出制御ク
ロックＲＣＬＫの時刻ｔ１２での立下りエッジで“Ｌ”
レベルの書込リセット信号ＷＲＥＳ、読出リセット信号
ＲＲＥＳが夫々検出され、この時刻ｔ１２と同タイミン
グの時刻ｔ２１にリ−ド系リセットエッジ検出回路４６
からリセット信号ＲＥＯが、これより書込制御クロック
ＷＣＬＫの１周期分遅れた時刻ｔ１３にライト系リセッ
トエッジ検出回路３１からリセット信号ＷＥＯが夫々出
力される。かかるリセット信号ＷＥＯ，ＲＥＯのタイミ
ング関係は、先に説明したように、図２のＤ−ＦＦ７ｄ
によって設定されている。

【００６７】このリセット信号ＲＥＯによってリ−ド行
アドレスカウンタ４８とリ−ドアドレス発生回路４９が
リセットされ、リ−ドアドレス発生回路４９から出力さ
れるリ−ドアドレス信号ＲＡＤＳを（０）番地とする。
次いで、時刻ｔ１５にリードタイミング発生回路５０か
ら読出ビット線充電制御信号ＰＣが出力される。かかる
動作により、図４での読出ビット線ＲＢ１，ＲＢ，…
…，ＲＢ１０での“Ｈ”レベルへの充電が行なわれ、こ
の充電後（時刻ｔ１４）、（０）番地のリ−ドアドレス
信号ＲＡＤＳによって読出ワード線ＲＷ１が“Ｈ”レベ
ルにされる。以上の時刻ｔ１４までの動作は、リセット
信号ＲＥＯが発生してから書込制御クロックＷＣＬＫや
読出制御クロックＲＣＬＫの１／２周期以内に行なわれ
る。

【００６８】読出ワード線ＲＷ１が“Ｈ”レベルになっ
た後、読出制御クロックＲＣＬＫの立上りエッジ毎（時
刻ｔ２２，ｔ１６，……）にリードタイミング発生回路
５０から読出ビット線選択スイッチ制御信号ＲＢＳ１，
ＲＢＳ２，……，ＲＢＳｍの順に出力され、１列目の３
ＭＯＳ型セル３９（１,１），（１,２），……，３９
（１,１０） の順にデータの読出が行なわれる。

【００６９】また、時刻ｔ２１より書込制御クロックＷ
ＣＬＫや読出制御クロックＲＣＬＫの１周期分遅れた時
刻ｔ１３にライト系リセットエッジ検出回路３１からリ
セット信号ＷＥＯが出力されることにより、ライト行ア
ドレスカウンタ３３とライトアドレス発生回路３４とが
リセットされ、ライトアドレス発生回路３４から出力さ
れるライトアドレス信号ＷＡＤＳを（０）番地とする。
次いで、時刻ｔ１７にライトタイミング発生回路３５か
ら書込ビット線放電制御信号ＷＣＲが出力される。かか
る動作により、図４の書込ビット線ＷＢ１，ＷＢ２，…
…，ＷＢ１０の“Ｌ”レベルへの放電が行なわれ、この
放電後（時刻ｔ１８）、（０）番地のライトアドレス信
号ＷＡＤＳによって書込ワード線ＷＷ１が“Ｈ”レベル
となる。以上の時刻ｔ１４までの動作は、リセット信号
ＲＥＯが発生してから書込制御クロックＷＣＬＫや読出
制御クロックＲＣＬＫの１／２周期以内に行なわれる。

【００７０】そして、書込ワード線ＷＷ１が“Ｈ”レベ
ルになった後、書込制御クロックＷＣＬＫの立上りエッ
ジ毎（時刻ｔ１９，ｔ２０，……）にライトタイミング
発生回路３５から書込ビット線選択スイッチ制御信号Ｗ
ＢＳ１，ＷＢＳ２，……，ＷＢＳｍの順に出力され、１
列目の３ＭＯＳ型セル３９（１,１），（１,２），…
…，３９（１,１０） の順にデータの書込が行なわれ
る。

【００７１】かかる動作により、３ＭＯＳ型セル３９
（１,２）でデータ読出が行なわれるときには、３ＭＯ
Ｓ型セル３９（１,１）でデータ書込が行なわれるよう
に、データ読出が行なわれる３ＭＯＳ型セル３５よりも
１つ前の３ＭＯＳ型セル３５でデータ読出が行なわれる
ことになる。

【００７２】以下、先に説明したように、リードアドレ
スカウンタ４８からキャリーＣＯＲが出力される毎に読
出ビット線充電制御信号ＰＣが発生し、上記の動作が繰
り返されて順次各列でのデータ読出が行なわれ、これよ
り１つの３ＭＯＳ型セルだけ遅れて、ライト行アドレス
カウンタ３３からキャリーＣＯＷが出力される毎に書込
ビット線放電制御信号ＷＣＲが発生し、上記の動作が繰
り返されて順次各列でのデータ書込が行なわれる。

【００７３】このようにして、図７に示すように、時刻
ｔ１２からデータＤＡＴＡ’が（０），（１），
（２），（３），……の順で書き込まれると、これより
も１Ｈ遅れた時刻ｔ５０からこれらが読み出され、デー
タＤＡＴＡ”として出力端子１７に出力される。

【００７４】以上の動作では、各列の３ＭＯＳ型セル３
９へのデータ書込に際し、書込ワード線ＷＷを“Ｈ”レ
ベルにして同じ列の全ての３ＭＯＳ型セル３９のＭＯＳ
ＦＥＴ（Ｍ１）をオンにする前に、全ての書込ビット線
ＷＢを“Ｌ”レベルに放電するから、書込ワード線ＷＷ
を“Ｈ”レベルにしてこれらＭＯＳＦＥＴ（Ｍ１）をオ
ンにしても、このとき“Ｌ”のデータを保持している３
ＭＯＳ型セル３９のＭＯＳＦＥＴ（Ｍ２）はオンせず、
このＭＯＳＦＥＴ（Ｍ２）に保持されているデータは
“Ｌ”のままで影響を受けない。

【００７５】従って、読出ワード線ＲＷが“Ｈ”レベル
となっている列で同時に書込ワード線ＷＷが“Ｈ”レベ
ルとなっても、読出データが破壊されることはない。こ
のため、先に説明した従来技術におけるような書込ビッ
ト線毎のセンスアンプが不要となり、そのかわり、構成
が簡単で小形にできる夫々が単一素子である放電用のＭ
ＯＳＦＥＴを書込ビット線毎に付加したのみであるか
ら、センスアンプを用いた場合に比べ、少ない素子数で
メモリセルアレイの同一列での書込／読出の同時アクセ
スが可能となり、チップ面積も小さくすることができ
る。

【００７６】また、上記の動作から明らかなように、書
込タイミングと読出タイミングとの位置ずれは３ＭＯＳ
型セル１個分とすることができるので、この１Ｈ遅延手
段の遅延時間は、正確には、１Ｈの時間よりも書込制御
クロックＷＣＬＫの１周期分短いことになるが、この周
期は１Ｈの時間に比べて充分短く、無視できる程度であ
るから、必要最小限度の個数の３ＭＯＳ型セルを用いて
高精度に１Ｈ遅延されたデータを得ることができる。

【００７７】以上は、この実施例を１Ｈ遅延手段として
用いるために、書込リセット信号ＷＲＥＳと読出リセッ
ト信号ＲＲＥＳとを１Ｈの周期で同じタイミングとした
が、この実施例はかかる動作のみが可能であるのではな
い。次に、上記以外の動作について説明するが、まず、
書込制御クロックＷＣＬＫと読出制御クロックＲＣＬＫ
は同一周波数，同位相、書込リセット信号ＷＲＥＳと読
出リセットＲＲＥＳとは、同一周期であるが、位相が異
なる場合の動作について図８により説明する。

【００７８】ここでは、図８に示すように、ライト系リ
セットエッジ検出回路３１が書込制御クロックＷＣＬＫ
の時刻ｔ２３での立下りエッジで“Ｌ”の書込リセット
信号ＷＲＥＳを検出し、これより書込制御クロックＷＣ
ＬＫの１周期分遅れて時刻ｔ２５にリセットパルスＷＥ
Ｏを発生したとし、また、この時刻ｔ２３よりも時間Ｔ
ｄだけ遅れた時刻ｔ２４の読出制御クロックＲＣＬＫの
立下りエッジでリード系リセットエッジ検出回路４６が
“Ｌ”の読出リセット信号ＲＲＥＳを検出し、この時刻
ｔ２４にリセットパルスＲＥＯを発生したものとする。

【００７９】このリセット信号ＷＥＯの発生とともにラ
イト行アドレスカウンタ３３とライトアドレス発生回路
３４とがリセットされ、ライトアドレス発生回路３４か
ら出力されるライトアドレス信号ＷＡＤＳを（０）番地
とする。次いで、時刻ｔ３０にライトタイミング発生回
路３５から書込ビット線放電制御信号ＷＣＲが出力され
る。かかる動作により、図４での書込ビット線ＷＢ１，
ＷＢ２，……，ＷＢ１０での“Ｌ”レベルへの放電が行
なわれ、この放電後（時刻ｔ３１）、（０）番地のライ
トアドレス信号ＷＡＤＳによって書込ワード線ＷＷ１が
“Ｈ”レベルにされる。以上の時刻ｔ３１までの動作
は、リセット信号ＷＥＯが発生してから書込制御クロッ
クＷＣＬＫの１／２周期以内に行なわれる。そして、書
込ワード線ＷＷ１が“Ｈ”レベルになった後、書込制御
クロックＷＣＬＫの立上りエッジ毎（時刻ｔ３２，ｔ３
３，……）にライトタイミング発生回路３５から書込ビ
ット線選択スイッチ制御信号ＷＢＳ１，ＷＢＳ２，…
…，ＷＢＳｍの順に出力され、１列目の３ＭＯＳ型セル
３９（１,１），（１,２），……，３９（１,１０）の
順にデータＤＡＴＡ’（０），（１），（２），……
の書込が行なわれる。

【００８０】以下、先に説明したように、ライト行アド
レスカウンタ３３からキャリーＣＯＷが出力される毎に
書込ビット線放電制御信号ＷＣＲが発生し、上記の動作
が繰り返されて順次各列でのデータ書込が行なわれる。

【００８１】時刻ｔ２３よりも時間Ｔｄだけ遅れた時刻
ｔ２４でのリセット信号ＲＥＯの発生とともに、リード
行アドレスカウンタ４８とリードアドレス発生回路４９
とがリセットされ、リードアドレス発生回路４９から出
力されるリードアドレス信号ＲＡＤＳを（０）番地とす
る。次いで、時刻ｔ２６にリードタイミング発生回路５
０から読出ビット線充電制御信号ＰＣが出力される。か
かる動作により、図４での読出ビット線ＲＢ１，ＲＢ
２，……，ＲＢ１０での“Ｈ”レベルへの充電が行なわ
れ、この充電後（時刻ｔ２７）、（０）番地のリードア
ドレス信号ＲＡＤＳによって読出ワード線ＲＷ１が
“Ｈ”レベルにされる。以上の時刻ｔ２７までの動作
は、リセット信号ＲＥＯが発生してから読出制御クロッ
クＲＣＬＫの１／２周期以内に行なわれる。そして、読
出ワード線ＲＷ１が“Ｈ”レベルになった後、読出制御
クロックＲＣＬＫの立上りエッジ毎（時刻ｔ２８，ｔ２
９，……）にリードタイミング発生回路５０から読出ビ
ット線選択スイッチ制御信号ＲＢＳ１，ＲＢＳ２，…
…，ＲＢＳｍの順に出力され、１列目の３ＭＯＳ型セル
３９（１,１），３９（１,２），……，３９（１,１
０）の順に書き込まれたデータＤＡＴＡ’がデータＤＡ
ＴＡ”（０），（１），（２），……として読み出され
る。

【００８２】以下、先に説明したように、リードアドレ
スカウンタ４８からキャリーＣＯＲが出力される毎に読
出ビット線充電制御信号ＰＣが発生し、上記の動作が繰
り返されて順次各列でのデータ読出が行なわれる。

【００８３】このようにして、各列に書き込まれたデー
タは時間Ｔｄ後に（より正確には、（Ｔｄ−Ｔｃ）後
に。但し、ＴＣは読出制御クロックＷＣＬＫの１周期）
読み出され、データは時間Ｔｄだけ遅延されることにな
る。ここで、書込リセット信号ＷＲＥＳと読出リセット
ＲＲＥＳとの間の位相は適宜任意に設定できるから、遅
延時間Ｔｄを任意に設定することができる。また、この
遅延時間Ｔｄが１Ｈ＞Ｔｄ＞（１Ｈ−ｍ×Ｔｃ）の場合
には、データ読出中の列でデータ書込が始まることにな
るが、この場合でも、上記の１Ｈ遅延手段として動作す
るのと同様に、読み出されるデータが破壊されることは
ない。

【００８４】ところで、以上の実施例を図７で説明した
ように１Ｈ遅延手段として動作させる場合には、書込リ
セット信号ＷＲＥＳと読出リセット信号ＲＲＥＳとが同
じタイミングであるにもかかわらず、同じ３ＭＯＳ型セ
ルの書込タイミングを読出タイミングよりも書込制御ク
ロックＷＣＬＫの１周期分遅れるようにしていた。これ
は読出ビット線ＲＢの充電時間を充分取るためであり、
この充電時間を短くすれば、同じ３ＭＯＳ型セルでの書
込タイミングの読出タイミングからの遅れを書込制御ク
ロックＷＣＬＫの１周期分よりも短くすることができ
る。以下、この場合の動作を行なう実施例について図９
〜図１１により説明する。

【００８５】図９において、この実施例でも、図７で説
明した動作の場合と同様に、書込制御クロックＷＣＬＫ
と読出制御クロックＲＣＬＫ、書込リセット信号ＷＲＥ
Ｓと読出リセット信号ＲＲＥＳは夫々同じタイミングと
する。書込制御クロックＷＣＬＫと読出制御クロックＲ
ＣＬＫの時刻ｔ３６での立下りエッジで“Ｌ”レベルの
書込リセット信号ＷＲＥＳと読出リセット信号ＲＲＥＳ
のパルスが検出され、これと同時刻のｔ３７にリセット
信号ＷＥＯ，ＲＥＯが夫々ライト系リセットエッジ検出
回路３１，リード系リセットエッジ検出回路４６から出
力されて、ライトアドレス発生回路３４，リードアドレ
ス発生回路４９から夫々（０）番地のライトアドレス信
号ＷＡＤＳ，リ−ドアドレス信号ＲＡＤＳが出力され
る。

【００８６】そして、リードタイミング発生回路５０は
この時刻ｔ３７でのリセット信号ＲＥＯの供給と同時に
読出ビット線充電制御信号ＰＣを発生し（時刻ｔ３
８）、読出ビット線ＲＢを“Ｈ”レベルに充電させる。
この充電終了後、時刻ｔ３９に、（０）番地のリードア
ドレス信号ＲＡＤＳにより、読出ワード線ＲＷ１を
“Ｈ”レベルにする。これによって１列目の３ＭＯＳ型
セル３９（１,１），３９（１,２），……，３９（１,
１０）でデータの読出が行なわれるが、この時刻ｔ３９
で読出ワード線ＲＷ１が“Ｈ”レベルになると、時刻ｔ
４０でライトタイミング発生回路３５は時刻ｔ３７に供
給されたリセット信号ＷＥＯを基に書込ビット線放電制
御信号ＷＣＲを発生し、書込ビット線ＷＢを“Ｌ”レベ
ルに放電させる。そして、この放電が終った時刻ｔ４１
で、（０）番地のライトアドレス信号ＷＡＤＳにより、
書込ワード線ＷＷ１を“Ｈ”レベルにする。これによっ
て１列目の３ＭＯＳ型セル３９（１,１），３９（１,
２），……，３９（１,１０）でデータの書込が行なわ
れる。以下、かかるデータの読出し，書込みが各列毎に
行なわれる。

【００８７】かかる動作において、時刻ｔ３６から次の
書込制御クロックＷＣＬＫ，読出制御クロックＲＣＬＫ
の立上りエッジまでのこれらの１／２周期のうちの前半
で読出ビット線ＲＢの充電が、後半で書込ビット線ＷＢ
の放電が夫々行なわれ、これにより、時刻ｔ３６から次
の書込制御クロックＷＣＬＫ，読出制御クロックＲＣＬ
Ｋの立下りエッジまでのこれらの１周期のうちの前半で
或る列の３ＭＯＳ型セルへのデータの読出が開始し、後
半でこの同じ列の３ＭＯＳ型セルからのデータの書込が
開始する。

【００８８】従って、この場合には、遅延時間として
は、１Ｈよりも書込制御クロックＷＣＬＫ，読出制御ク
ロックＲＣＬＫの１周期よりも小さい時間だけ（例え
ば、１／２周期）ずれるにすぎず、１Ｈ遅延手段の遅延
精度がさらに高まる。

【００８９】また、図３と図９とで書込制御クロックＷ
ＣＬＫによる書込リセット信号ＷＲＥＳの検出タイミン
グ（ｔ１，ｔ３６）に対する同じ３ＭＯＳ型セル３９で
のデータ書込タイミングを比較すると明らかなように、
図９に示す動作の場合には、図３に示した動作に比べ、
データ書込タイミングが書込制御クロックＷＣＬＫの１
周期分進められたことになる。従って、これに合わせて
書き込むデータＤＡＴＡ’もこの１周期分進めることが
必要であり、このため、図１でのデータＤＡＴＡの位相
調整ためのＤ−ＦＦ７ｂが不要となる。従って、図１０
に示すように、データＤＡＴＡを書込制御クロックＷＣ
ＬＫに同期させるためのＤ−ＦＦ７ａのみとすることが
できる。同様にして、図２に示したライト系制御回路４
におけるライト系リセットエッジ検出回路３１での位相
調整用のＤ−ＦＦ７ｄも不要となり、図１１に示すよう
に、従って、図１１に示すように、Ｄ−ＦＦ７ｄ，７ｅ
で済むことになる。

【００９０】以上のように、上記実施例では、１Ｈを含
む任意の時間の遅延を行うことができ、同一列でのデー
タ書込，読出が同時に行なわれても、読出データが破壊
されることはなく、上記従来技術で必要としていたセン
スアンプも不要としてチップ面積を小さくすることがで
きる。

【００９１】以上、本発明の実施例について説明した
が、本発明はこれら実施例のみに限定されるものではな
い。例えば、メモリセルアレイ１の構成を１０行１００
列としたが、これに限定することなく、任意の行数，列
数としてよい。

【００９２】

【発明の効果】以上説明したように、本発明によれば、
３ＭＯＳ型セルによって構成されたメモリセルアレイを
用いての書込／読出同時動作を、記憶データの破壊を生
じさせることなく、行なうことができ、チップ面積を小
さくすることができるし、しかも、１Ｈを含む任意の時
間の遅延も可能となる。

【図面の簡単な説明】

【図１】本発明によるシリアルアクセスメモリの第１の
実施例を示すブロック図である。

【図２】図１におけるライト系制御回路の一具体例を示
すブロック図である。

【図３】第１の実施例の書込み動作を示すタイミングチ
ャートである。

【図４】図１におけるメモリセルアレイの一具体例を示
す回路図である。

【図５】図１におけるリ−ド系制御回路の一具体例を示
すブロック図である。

【図６】第１の実施例の読出し動作を示すタイミングチ
ャートである。

【図７】第１の実施例を１Ｈ遅延手段としたときの動作
を示すタイミングチャ−トである。

【図８】第１の実施例を任意の遅延時間の遅延手段とし
たときの動作を示すタイミングチャ−トである。

【図９】本発明によるシリアルアクセスメモリの第２の
実施例の動作を示すタイミングチャ−トの図である。

【図１０】第２の実施例の全体構成を示すブロック図で
ある。

【図１１】図１０におけるライト系制御回路の一具体例
を示すブロック図である。

【図１２】３ＭＯＳ型セルの構成を示す回路図である。

【図１３】３ＭＯＳ型セルを用いた従来のメモリセルア
レイの構成を示す回路図である。

【符号の説明】

１ メモリセルアレイ ２ ライトデコ−ダ ３ リ−ドデコ−ダ ４ ライト系制御回路 ５ リ−ド系制御回路 ３１ ライト系リセットエッジ検出回路 ３３ ライト行アドレスカウンタ ３４ ライトアドレス発生回路 ３５ ライトタイミング発生回路 ３８ 充電用ＭＯＳＦＥＴ ３９ ３ＭＯＳ型セル ４０ 放電用ＭＯＳＦＥＴ ４１ 書込用ＭＯＳＦＥＴ ４２ 読出用ＭＯＳＦＥＴ ４６ リード系リセットエッジ検出回路 ４８ リ−ド行アドレスカウンタ ４９ リ−ドアドレス発生回路 ５０ リ−ドタイミング発生回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ３個のＭＯＳＦＥＴからなる３ＭＯＳ型
   セルがｍ行ｎ列に配列され、該３ＭＯＳ型セルの配列の
   行毎に書込ビット線と読出ビット線とが、また、該３Ｍ
   ＯＳ型セルの配列の列毎に書込ワード線と読出ワード線
   とが夫々設けられたメモリセルアレイと、 ｍ個の書込ビット線選択スイッチ制御信号を順次１つず
   つ、かつ繰り返し発生するとともに、該書込ビット線選
   択スイッチ制御信号をｍ個発生する毎に書込アドレス信
   号を発生する書込制御回路と、 ｍ個の読出ビット線選択スイッチ制御信号を順次１つず
   つ、かつ繰り返し発生するとともに、該読出ビット線選
   択スイッチ制御信号をｍ個発生する毎に読出アドレス信
   号を発生する読出制御回路と、 該書込制御回路からの該書込アドレス信号に応じて、該
   メモリセルアレイのｎ個の該書込ワード線を順次１つず
   つ選択する書込デコーダと、 該読出制御回路からの該読出アドレス信号に応じて、該
   メモリセルアレイのｎ個の該読出ワード線を順次１つず
   つ選択する読出デコーダとを備え、 該書込ビット線選択スイッチ制御信号に応じて該メモリ
   セルアレイのｍ個の該書込ビット線が順次１つずつ選択
   されて、該メモリセルアレイの選択された該書込ビット
   線と該書込ワード線とで決まる位置の該３ＭＯＳ型セル
   にデータの書込みが行なわれ、 該読出ビット線選択スイッチ制御信号に応じて該メモリ
   セルアレイのｍ個の該読出ビット線が順次１つずつ選択
   されて、該メモリセルアレイの選択された該読出ビット
   線と該読出ワード線とで決まる位置の該３ＭＯＳ型セル
   からのデータの読出しが行なわれるシリアルアクセスメ
   モリにおいて、 上記書込ビット線毎に放電用のＭＯＳＦＥＴを設けると
   ともに、上記書込制御回路が上記書込ビット線選択スイ
   ッチ制御信号を上記ｍ個発生する毎に書込ビット線放電
   制御信号を発生する手段を設け、 上記書込ワード線が上記書込デコーダによって選択され
   る直前毎に、該書込ビット線放電制御信号によって該放
   電用のＭＯＳＦＥＴが全て駆動され、上記書込ビット線
   が全て放電するように構成したことを特徴とするシリア
   ルアクセスメモリ。