JPH0637768A - 情報処理装置用バスブリッジ - Google Patents
情報処理装置用バスブリッジInfo
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- JPH0637768A JPH0637768A JP4190599A JP19059992A JPH0637768A JP H0637768 A JPH0637768 A JP H0637768A JP 4190599 A JP4190599 A JP 4190599A JP 19059992 A JP19059992 A JP 19059992A JP H0637768 A JPH0637768 A JP H0637768A
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- bus
- transfer
- buses
- bus bridge
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Abstract
(57)【要約】
【目的】２本の同種または別種の情報処理装置用バスを
相互接続し、相互接続する両方のバスのバスマスタ機能
を有する双方向バスブリッジを、必要最小限のハードウ
ェア量で構成する。 【構成】書き込みと読み出しの各々についてそれぞれ独
立な２系統のパスを有するバッファを構成し、転送バッ
ファを両方のバスの転送について共通に使用できるよう
にし、両方のバスに対して共通の転送バッファのみを用
いて双方向バスブリッジを構成できるようにした。
相互接続し、相互接続する両方のバスのバスマスタ機能
を有する双方向バスブリッジを、必要最小限のハードウ
ェア量で構成する。 【構成】書き込みと読み出しの各々についてそれぞれ独
立な２系統のパスを有するバッファを構成し、転送バッ
ファを両方のバスの転送について共通に使用できるよう
にし、両方のバスに対して共通の転送バッファのみを用
いて双方向バスブリッジを構成できるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーション、オフィスコンピュータ等の情
報処理装置に用いられるバスを相互接続するバスブリッ
ジに関する。
タ、ワークステーション、オフィスコンピュータ等の情
報処理装置に用いられるバスを相互接続するバスブリッ
ジに関する。
【０００２】
【従来の技術】従来２本の同種または別種の情報処理装
置用バスを相互接続するバスブリッジであって、相互接
続する両方のバスのバスマスタ機能を有するものとして
は、例えばアイ・イー・イー・イー、ピー１０１４．
１、ドラフト０．８：フューチャーバスプラス／ブイ・
エム・イー６４ ブリッジ（１９９２年）第１７頁から
第２０頁及び第５６頁から第６５頁（ＩＥＥＥ Ｐ１０
１４．１／Ｄｒａｆｔ０．８ Ｆｕｔｕｒｅｂｕｓ＋／
ＶＭＥ６４ Ｂｒｉｄｇｅ（１９９２）ＰＰ１７−２０
／５６−６５）に記載されているフューチャーバスプラ
ス／ブイ・エム・イー６４ ブリッジが知られている。
置用バスを相互接続するバスブリッジであって、相互接
続する両方のバスのバスマスタ機能を有するものとして
は、例えばアイ・イー・イー・イー、ピー１０１４．
１、ドラフト０．８：フューチャーバスプラス／ブイ・
エム・イー６４ ブリッジ（１９９２年）第１７頁から
第２０頁及び第５６頁から第６５頁（ＩＥＥＥ Ｐ１０
１４．１／Ｄｒａｆｔ０．８ Ｆｕｔｕｒｅｂｕｓ＋／
ＶＭＥ６４ Ｂｒｉｄｇｅ（１９９２）ＰＰ１７−２０
／５６−６５）に記載されているフューチャーバスプラ
ス／ブイ・エム・イー６４ ブリッジが知られている。
【０００３】またバスブリッジの具体的な回路構成につ
いては、例えば吉原博之「ＳＢｕｓシステムからＶＭＥ
ボードを活用する」；ＣＱ出版社「インターフェース」
１９９２年１月号；第１９０頁から第２００頁に記載さ
れているＳＢｕｓ／ＶＭＥバス変換アダプタの構成が知
られている。
いては、例えば吉原博之「ＳＢｕｓシステムからＶＭＥ
ボードを活用する」；ＣＱ出版社「インターフェース」
１９９２年１月号；第１９０頁から第２００頁に記載さ
れているＳＢｕｓ／ＶＭＥバス変換アダプタの構成が知
られている。
【０００４】
【発明が解決しようとする課題】上記従来技術は、相互
接続する各バスについてバス毎に転送バッファを持ち、
バス毎にフロー制御を行う構成になっている。このため
相互接続する両方のバスのバスマスタ機能、すなわちバ
スの使用権を獲得してバス上で転送を行なう機能を有す
る双方向バスブリッジを構成しようとすると、両方のバ
スの各々について独立な転送バッファを持つ必要があ
り、ハードウェア量が大きくなるという問題がある。
接続する各バスについてバス毎に転送バッファを持ち、
バス毎にフロー制御を行う構成になっている。このため
相互接続する両方のバスのバスマスタ機能、すなわちバ
スの使用権を獲得してバス上で転送を行なう機能を有す
る双方向バスブリッジを構成しようとすると、両方のバ
スの各々について独立な転送バッファを持つ必要があ
り、ハードウェア量が大きくなるという問題がある。
【０００５】本発明の目的は、必要最小限のハードウェ
ア量で構成される双方向バスブリッジを与えることにあ
る。
ア量で構成される双方向バスブリッジを与えることにあ
る。
【０００６】
【課題を解決するための手段】本発明では上記の目的を
達成するため、書き込みと読み出しの各々についてそれ
ぞれ２系統の異なるパスを有するバッファを構成し、転
送バッファを両方のバスの転送について共通に使用でき
るようにし、両方のバスに対して共通の転送バッファの
みを用いて双方向バスブリッジを構成できるようにし
た。
達成するため、書き込みと読み出しの各々についてそれ
ぞれ２系統の異なるパスを有するバッファを構成し、転
送バッファを両方のバスの転送について共通に使用でき
るようにし、両方のバスに対して共通の転送バッファの
みを用いて双方向バスブリッジを構成できるようにし
た。
【０００７】
【作用】一般に双方向バスブリッジにおいては、相互接
続する一方のバス上の転送のみについてＮ回の転送をバ
ッファリングできることと、相互接続するもう一方のバ
ス上の転送のみについてＭ回の転送をバッファリングで
きることが要求される。ここで、両方のバスに対する合
計ではＫ回の転送をバッファリングできることが要求さ
れるとすると、Ｎ・Ｍ・Ｋについては、Ｎ≦Ｋ、かつＭ
≦Ｋ、かつＫ≦Ｎ＋Ｍの関係があるが、多くの場合にお
いてＫ＜Ｎ＋Ｍとしてよい。これは、両方のバスに対す
る転送の合計のピーク値が、一般には、相互接続する各
々のバス上で転送の個別のピーク値の合計よりも小さい
としてよいことによる。
続する一方のバス上の転送のみについてＮ回の転送をバ
ッファリングできることと、相互接続するもう一方のバ
ス上の転送のみについてＭ回の転送をバッファリングで
きることが要求される。ここで、両方のバスに対する合
計ではＫ回の転送をバッファリングできることが要求さ
れるとすると、Ｎ・Ｍ・Ｋについては、Ｎ≦Ｋ、かつＭ
≦Ｋ、かつＫ≦Ｎ＋Ｍの関係があるが、多くの場合にお
いてＫ＜Ｎ＋Ｍとしてよい。これは、両方のバスに対す
る転送の合計のピーク値が、一般には、相互接続する各
々のバス上で転送の個別のピーク値の合計よりも小さい
としてよいことによる。
【０００８】この場合上記従来技術では、相互接続する
一方のバスについてのＮ回分の転送バッファと、相互接
続するもう一方のバスについてのＭ回分の転送バッファ
の、合計（Ｎ＋Ｍ）回分の転送バッファが必要となる。
一方本発明によれば、両方のバスに対して共通のＫ回分
の転送バッファだけが必要となるので、Ｋ＜Ｎ＋Ｍであ
る場合において、転送バッファを小さくでき、必要最小
限のハードウェア量で双方向バスブリッジを構成するこ
とができる。
一方のバスについてのＮ回分の転送バッファと、相互接
続するもう一方のバスについてのＭ回分の転送バッファ
の、合計（Ｎ＋Ｍ）回分の転送バッファが必要となる。
一方本発明によれば、両方のバスに対して共通のＫ回分
の転送バッファだけが必要となるので、Ｋ＜Ｎ＋Ｍであ
る場合において、転送バッファを小さくでき、必要最小
限のハードウェア量で双方向バスブリッジを構成するこ
とができる。
【０００９】
【実施例】以下本発明の一実施例を図１から図３によっ
て説明する。図１は本発明によるバスブリッジ中の１個
の転送バッファの構成例を示す回路構成図、図２は本発
明による双方向バスブリッジの構成例を示すブロック
図、図３は本発明によるバスブリッジ中のシーケンサの
動作シーケンスの例を示すフローチャートである。
て説明する。図１は本発明によるバスブリッジ中の１個
の転送バッファの構成例を示す回路構成図、図２は本発
明による双方向バスブリッジの構成例を示すブロック
図、図３は本発明によるバスブリッジ中のシーケンサの
動作シーケンスの例を示すフローチャートである。
【００１０】図１において、１１はセレクタ、１２はセ
レクトデコーダ、１３はデータセレクタ、１４はＡＮＤ
ゲート、１５はデータラッチ、１６は４ｔｏ１データセ
レクタ、１０１及び１０２は２系統の書き込みタイミン
グ信号、１０３及び１０４は２系統の書き込みラッチア
ドレス、１０５及び１０６は２系統の入力データ、１０
７及び１０８は２系統の読み出しラッチアドレス、１０
９及び１１０は２系統の出力データ、１１１は入力系統
選択信号である。
レクトデコーダ、１３はデータセレクタ、１４はＡＮＤ
ゲート、１５はデータラッチ、１６は４ｔｏ１データセ
レクタ、１０１及び１０２は２系統の書き込みタイミン
グ信号、１０３及び１０４は２系統の書き込みラッチア
ドレス、１０５及び１０６は２系統の入力データ、１０
７及び１０８は２系統の読み出しラッチアドレス、１０
９及び１１０は２系統の出力データ、１１１は入力系統
選択信号である。
【００１１】図１は本発明によるバスブリッジ中の１個
の転送バッファの構成例を示す回路構成図であり、書き
込みと読み出しの各々についてそれぞれ２系統の異なる
パスを有する転送バッファの回路構成例を示している。
本実施例ではデータバスの幅を３２ビット、転送バッフ
ァの大きさを３２ビット×４段構成の１６バイトとし、
３２ビット×４回のバースト転送に対応した構成として
いる。但し本発明は１個の転送バッファの大きさには無
関係に適用できる。
の転送バッファの構成例を示す回路構成図であり、書き
込みと読み出しの各々についてそれぞれ２系統の異なる
パスを有する転送バッファの回路構成例を示している。
本実施例ではデータバスの幅を３２ビット、転送バッフ
ァの大きさを３２ビット×４段構成の１６バイトとし、
３２ビット×４回のバースト転送に対応した構成として
いる。但し本発明は１個の転送バッファの大きさには無
関係に適用できる。
【００１２】図１では転送バッファの入力側には、２系
統の書き込みタイミング信号１０１及び１０２、２系統
の書き込みラッチアドレス１０３及び１０４、及び２系
統の入力データ１０５及び１０６が入力され、入力系統
選択信号１１１によって選択されるようになっている。
セレクタ１１では書き込みタイミング信号が入力系統選
択信号１１１によって選択されて、信号１１２として４
個のＡＮＤゲート１４に送られる。セレクトデコーダ１
２では２ビットの書き込みラッチアドレスが入力系統選
択信号１１１によって選択され、さらにデコードされて
４本の書き込みラッチ選択信号１１３として４個のＡＮ
Ｄゲート１４に１本ずつ送られる。データセレクタ１３
では３２ビットの入力データが入力系統選択信号１１１
によって選択され、データ信号１１４として４個の３２
ビットデータラッチ１５に送られる。転送バッファへの
データの書き込みは、入力系統選択信号１１１によって
選択された系統から書き込みタイミング信号、書き込み
ラッチアドレス、及び入力データが入力されることによ
って行なわれる。３２ビット×４回のバースト転送に対
応した書き込みを行なう場合、書き込みラッチアドレス
及び入力データを切り替えながら書き込みタイミング信
号を４回発生する。これにより、４個のＡＮＤゲート１
４から信号１１５が書き込みクロックとして、４個の３
２ビットデータラッチ１５に各々１回ずつ送られ、デー
タ信号１１４が４個の３２ビットデータラッチ１５に各
々１回ずつ書き込まれ、転送バッファへのデータの書き
込みが行なわれる。
統の書き込みタイミング信号１０１及び１０２、２系統
の書き込みラッチアドレス１０３及び１０４、及び２系
統の入力データ１０５及び１０６が入力され、入力系統
選択信号１１１によって選択されるようになっている。
セレクタ１１では書き込みタイミング信号が入力系統選
択信号１１１によって選択されて、信号１１２として４
個のＡＮＤゲート１４に送られる。セレクトデコーダ１
２では２ビットの書き込みラッチアドレスが入力系統選
択信号１１１によって選択され、さらにデコードされて
４本の書き込みラッチ選択信号１１３として４個のＡＮ
Ｄゲート１４に１本ずつ送られる。データセレクタ１３
では３２ビットの入力データが入力系統選択信号１１１
によって選択され、データ信号１１４として４個の３２
ビットデータラッチ１５に送られる。転送バッファへの
データの書き込みは、入力系統選択信号１１１によって
選択された系統から書き込みタイミング信号、書き込み
ラッチアドレス、及び入力データが入力されることによ
って行なわれる。３２ビット×４回のバースト転送に対
応した書き込みを行なう場合、書き込みラッチアドレス
及び入力データを切り替えながら書き込みタイミング信
号を４回発生する。これにより、４個のＡＮＤゲート１
４から信号１１５が書き込みクロックとして、４個の３
２ビットデータラッチ１５に各々１回ずつ送られ、デー
タ信号１１４が４個の３２ビットデータラッチ１５に各
々１回ずつ書き込まれ、転送バッファへのデータの書き
込みが行なわれる。
【００１３】転送バッファの出力側には２個の４ｔｏ１
データセレクタ１６があり、各々が４個の３２ビットデ
ータラッチ１５のデータ１１６から、３２ビットの出力
データを選択できるようになっている。２個の４ｔｏ１
データセレクタ１６には２系統の読み出しラッチアドレ
ス１０７及び１０８が入力され、２系統の出力データ１
０９及び１１０が選択される。３２ビット×４回のバー
スト転送に対応した読み出しを行なう場合、読み出しラ
ッチアドレスを４回切り替えれば、出力データが４回切
り替わり、転送バッファからのデータの読み出しが行な
われる。
データセレクタ１６があり、各々が４個の３２ビットデ
ータラッチ１５のデータ１１６から、３２ビットの出力
データを選択できるようになっている。２個の４ｔｏ１
データセレクタ１６には２系統の読み出しラッチアドレ
ス１０７及び１０８が入力され、２系統の出力データ１
０９及び１１０が選択される。３２ビット×４回のバー
スト転送に対応した読み出しを行なう場合、読み出しラ
ッチアドレスを４回切り替えれば、出力データが４回切
り替わり、転送バッファからのデータの読み出しが行な
われる。
【００１４】図２は、図１の転送バッファを２個用い
た、本発明による双方向バスブリッジの構成を示すハー
ドウェアブロック図である。図２において、２１及び２
２はブリッジする２本のバスに接続するバスインタフェ
ース回路、２３及び２４は２個の図１で示した転送バッ
ファ、２５及び２６はデータセレクタ、２７はバスブリ
ッジの動作を制御するシーケンサ、２０１及び２０２は
ブリッジする２本のバス、２０３及び２０４は２系統の
書き込みタイミング信号、書き込みラッチアドレス、及
び入力データ、２０５及び２０６は２系統の読み出しラ
ッチアドレス、２０７及び２０８はバスインタフェース
回路２１及び２２からシーケンサ２７へのシーケンス指
示信号線、２０９及び２１０はシーケンサ２７からバス
インタフェース回路２１及び２２へのシーケンス指示信
号線、２１１及び２１２はシーケンサ２７からデータセ
レクタ２５及び２６への選択信号、２１３及び２１４は
転送バッファ２３からの２系統の出力データ、２１５及
び２１６は転送バッファ２４からの２系統の出力デー
タ、２１７及び２１８はシーケンサ２７から転送バッフ
ァ２３及び２４への入力系統選択信号である。
た、本発明による双方向バスブリッジの構成を示すハー
ドウェアブロック図である。図２において、２１及び２
２はブリッジする２本のバスに接続するバスインタフェ
ース回路、２３及び２４は２個の図１で示した転送バッ
ファ、２５及び２６はデータセレクタ、２７はバスブリ
ッジの動作を制御するシーケンサ、２０１及び２０２は
ブリッジする２本のバス、２０３及び２０４は２系統の
書き込みタイミング信号、書き込みラッチアドレス、及
び入力データ、２０５及び２０６は２系統の読み出しラ
ッチアドレス、２０７及び２０８はバスインタフェース
回路２１及び２２からシーケンサ２７へのシーケンス指
示信号線、２０９及び２１０はシーケンサ２７からバス
インタフェース回路２１及び２２へのシーケンス指示信
号線、２１１及び２１２はシーケンサ２７からデータセ
レクタ２５及び２６への選択信号、２１３及び２１４は
転送バッファ２３からの２系統の出力データ、２１５及
び２１６は転送バッファ２４からの２系統の出力デー
タ、２１７及び２１８はシーケンサ２７から転送バッフ
ァ２３及び２４への入力系統選択信号である。
【００１５】図２において、バスインタフェース回路２
１及び２２はブリッジする２本のバス２０１及び２０２
に対する一般的なバスインタフェース回路であり、上記
従来技術等で開示されている回路または市販のバスイン
タフェース用ＬＳＩ等を用いて構成することができる。
またシーケンサ２７は一般的なオートマトンシーケンサ
であり、マイクロプロセッサとマイクロプログラムＲＯ
Ｍの組合せ、またはカスタム論理回路等によって構成さ
れる。シーケンサ２７の動作とシーケンス指示信号（２
０７・２０８・２０９・２１０）については、図３によ
り後述する。
１及び２２はブリッジする２本のバス２０１及び２０２
に対する一般的なバスインタフェース回路であり、上記
従来技術等で開示されている回路または市販のバスイン
タフェース用ＬＳＩ等を用いて構成することができる。
またシーケンサ２７は一般的なオートマトンシーケンサ
であり、マイクロプロセッサとマイクロプログラムＲＯ
Ｍの組合せ、またはカスタム論理回路等によって構成さ
れる。シーケンサ２７の動作とシーケンス指示信号（２
０７・２０８・２０９・２１０）については、図３によ
り後述する。
【００１６】図２では、バスインタフェース回路２１及
び２２は、各々接続するバス２０１及び２０２からブリ
ッジを渡る転送の要求を受けた場合、及びシーケンサ２
７からシーケンス指示信号（２０９・２１０）によりバ
ス２０１及び２０２への転送の要求を受けた場合、シー
ケンサ２７とシーケンス指示信号（２０７・２０８・２
０９・２１０）の送受を行いながら、転送バッファに対
して書き込みまたは読み出しを行う。
び２２は、各々接続するバス２０１及び２０２からブリ
ッジを渡る転送の要求を受けた場合、及びシーケンサ２
７からシーケンス指示信号（２０９・２１０）によりバ
ス２０１及び２０２への転送の要求を受けた場合、シー
ケンサ２７とシーケンス指示信号（２０７・２０８・２
０９・２１０）の送受を行いながら、転送バッファに対
して書き込みまたは読み出しを行う。
【００１７】書き込みを行う場合には、転送バッファに
対して書き込みタイミング信号、書き込みラッチアドレ
ス、及び入力データ（２０３・２０４）することによ
り、図１により前述した動作により転送バッファへの書
き込みが行われる。この場合２個の転送バッファのいず
れに書き込むかは、シーケンサ２７によって、転送バッ
ファ２３及び２４への入力系統選択信号２１７及び２１
８を操作することによって決定される。
対して書き込みタイミング信号、書き込みラッチアドレ
ス、及び入力データ（２０３・２０４）することによ
り、図１により前述した動作により転送バッファへの書
き込みが行われる。この場合２個の転送バッファのいず
れに書き込むかは、シーケンサ２７によって、転送バッ
ファ２３及び２４への入力系統選択信号２１７及び２１
８を操作することによって決定される。
【００１８】読み出しを行う場合には、転送バッファに
対して読み出しラッチアドレス（２０５及び２０６）を
出力してすることにより、図１により前述した動作によ
り転送バッファからの読み出しが行われる。転送バッフ
ァ２３及び２４からの出力データ（２１３・２１４・２
１５・２１６）はデータセレクタ２５及び２６に送られ
る。２個の転送バッファのいずれから読み出すかが、シ
ーケンサ２７からデータセレクタへの選択信号（２１１
・２１２）によって選択され、選択された出力データが
読み出しデータ（２１９・２２０）としてバスインタフ
ェース回路に出力される。
対して読み出しラッチアドレス（２０５及び２０６）を
出力してすることにより、図１により前述した動作によ
り転送バッファからの読み出しが行われる。転送バッフ
ァ２３及び２４からの出力データ（２１３・２１４・２
１５・２１６）はデータセレクタ２５及び２６に送られ
る。２個の転送バッファのいずれから読み出すかが、シ
ーケンサ２７からデータセレクタへの選択信号（２１１
・２１２）によって選択され、選択された出力データが
読み出しデータ（２１９・２２０）としてバスインタフ
ェース回路に出力される。
【００１９】以下図３により、シーケンサ２７の動作と
シーケンス指示信号（２０７・２０８・２０９・２１
０）について述べる。
シーケンス指示信号（２０７・２０８・２０９・２１
０）について述べる。
【００２０】本実施例では、バスインタフェース回路２
１及び２２からシーケンサ２７へのシーケンス指示信号
（２０７・２０８）として、ブリッジを渡る転送の要求
（ＲＱ＿ＩＮ）、転送種別の通知（ＲＥＡＤ）、ＲＱ＿
ＩＮで要求した転送の終了（ＩＮ＿ＥＮＤ）、及びシー
ケンサから要求された転送の終了（ＯＵＴ＿ＥＮＤ）が
あり、またシーケンサ２７からバスインタフェース回路
２１及び２２へのシーケンス指示信号（２０９・２１
０）として、ＲＱ＿ＩＮに対する転送許可（ＡＫ＿Ｉ
Ｎ）、ＲＱ＿ＩＮに対するビジー応答（ＢＵＳＹ）、リ
ード転送の要求に対する転送準備完了（ＲＤ＿ＲＤ
Ｙ）、ライト転送の要求に対する転送準備完了（ＷＴ＿
ＲＤＹ）、シーケンサからのリード転送要求（ＲＤ＿Ｏ
ＵＴ）、及びシーケンサからのライト転送要求（ＷＴ＿
ＯＵＴ）がある。またシーケンサは、各転送バッファに
ついて、使用中か空いているかを示す内部ステータスを
保持している。また本実施例において、図２はブリッジ
する２本のバス２０１及び２０２に対して対称になって
いるが、図３では２本のバス２０１及び２０２のうち任
意の一方をバスＡ、対する他方をバスＢと呼ぶ。
１及び２２からシーケンサ２７へのシーケンス指示信号
（２０７・２０８）として、ブリッジを渡る転送の要求
（ＲＱ＿ＩＮ）、転送種別の通知（ＲＥＡＤ）、ＲＱ＿
ＩＮで要求した転送の終了（ＩＮ＿ＥＮＤ）、及びシー
ケンサから要求された転送の終了（ＯＵＴ＿ＥＮＤ）が
あり、またシーケンサ２７からバスインタフェース回路
２１及び２２へのシーケンス指示信号（２０９・２１
０）として、ＲＱ＿ＩＮに対する転送許可（ＡＫ＿Ｉ
Ｎ）、ＲＱ＿ＩＮに対するビジー応答（ＢＵＳＹ）、リ
ード転送の要求に対する転送準備完了（ＲＤ＿ＲＤ
Ｙ）、ライト転送の要求に対する転送準備完了（ＷＴ＿
ＲＤＹ）、シーケンサからのリード転送要求（ＲＤ＿Ｏ
ＵＴ）、及びシーケンサからのライト転送要求（ＷＴ＿
ＯＵＴ）がある。またシーケンサは、各転送バッファに
ついて、使用中か空いているかを示す内部ステータスを
保持している。また本実施例において、図２はブリッジ
する２本のバス２０１及び２０２に対して対称になって
いるが、図３では２本のバス２０１及び２０２のうち任
意の一方をバスＡ、対する他方をバスＢと呼ぶ。
【００２１】図３は、バスＡからのブリッジを渡る転送
の要求（ＲＱ＿ＩＮ＿Ａ）があった場合のシーケンサの
動作を示している。シーケンサはバスＡに接続するバス
インタフェース回路からＲＱ＿ＩＮ＿Ａを受信（３０
１）すると、まず空いている転送バッファがある（ＢＵ
Ｆ＿ＡＶＬ）かどうかを確認（３０２）する。空きが無
い場合にはＲＱ＿ＩＮ＿Ａに対してＢＵＳＹを返し（３
０３）、ＢＵＳＹを受信したバスインタフェース回路は
フロー制御（Ｆ＿ＣＮＴＬ）を行ない（３０４）、再び
ＲＱ＿ＩＮ＿Ａを発行（３０１）する。
の要求（ＲＱ＿ＩＮ＿Ａ）があった場合のシーケンサの
動作を示している。シーケンサはバスＡに接続するバス
インタフェース回路からＲＱ＿ＩＮ＿Ａを受信（３０
１）すると、まず空いている転送バッファがある（ＢＵ
Ｆ＿ＡＶＬ）かどうかを確認（３０２）する。空きが無
い場合にはＲＱ＿ＩＮ＿Ａに対してＢＵＳＹを返し（３
０３）、ＢＵＳＹを受信したバスインタフェース回路は
フロー制御（Ｆ＿ＣＮＴＬ）を行ない（３０４）、再び
ＲＱ＿ＩＮ＿Ａを発行（３０１）する。
【００２２】バスインタフェース回路のフロー制御の方
式としては、バスインタフェース回路が内部に転送キュ
ーを有しておりキュー内に転送要求を保留する方式、バ
スインタフェース回路が接続するバスの転送プロトコル
としてリトライ要求機能をサポートしておりリトライ要
求を行う方式、及びバスインタフェース回路が接続する
バスのアービトレーション機能を有しておりアービトレ
ーション機能によってバス上の転送を抑制する方式等が
知られている。但し本発明はフロー制御の方式によらず
適用することができる。
式としては、バスインタフェース回路が内部に転送キュ
ーを有しておりキュー内に転送要求を保留する方式、バ
スインタフェース回路が接続するバスの転送プロトコル
としてリトライ要求機能をサポートしておりリトライ要
求を行う方式、及びバスインタフェース回路が接続する
バスのアービトレーション機能を有しておりアービトレ
ーション機能によってバス上の転送を抑制する方式等が
知られている。但し本発明はフロー制御の方式によらず
適用することができる。
【００２３】判断３０２において空いている転送バッフ
ァがある場合には、シーケンサは空いている転送バッフ
ァの一つをＲＱ＿ＩＮ＿Ａ用に割り当て（ＢＵＦ＿ＲＳ
Ｖ）、該転送バッファの内部ステータスを使用中にし
（３０５）、ＲＱ＿ＩＮ＿Ａに対して転送許可（ＡＫ＿
ＩＮ＿Ａ）を返す（３０６）。ＡＫ＿ＩＮ＿Ａを受けた
バスインタフェース回路はＲＥＡＤ信号による転送種別
の通知を行なう（３０７）。
ァがある場合には、シーケンサは空いている転送バッフ
ァの一つをＲＱ＿ＩＮ＿Ａ用に割り当て（ＢＵＦ＿ＲＳ
Ｖ）、該転送バッファの内部ステータスを使用中にし
（３０５）、ＲＱ＿ＩＮ＿Ａに対して転送許可（ＡＫ＿
ＩＮ＿Ａ）を返す（３０６）。ＡＫ＿ＩＮ＿Ａを受けた
バスインタフェース回路はＲＥＡＤ信号による転送種別
の通知を行なう（３０７）。
【００２４】シーケンサは通知された転送種別がリード
の場合、割り当てた転送バッファへの入力系統選択信号
とバスＡに接続するバスインタフェース回路にデータを
出力するデータセレクタへの選択信号を操作して、該転
送バッファの入力をバスＢ側、出力をバスＡ側に設定
（ＢＵＦ＿ＢＩＮ）し（３０８）、バスＢに接続するバ
スインタフェース回路に対してリード転送要求（ＲＤ＿
ＯＵＴ＿Ｂ）を発行する（３０９）。
の場合、割り当てた転送バッファへの入力系統選択信号
とバスＡに接続するバスインタフェース回路にデータを
出力するデータセレクタへの選択信号を操作して、該転
送バッファの入力をバスＢ側、出力をバスＡ側に設定
（ＢＵＦ＿ＢＩＮ）し（３０８）、バスＢに接続するバ
スインタフェース回路に対してリード転送要求（ＲＤ＿
ＯＵＴ＿Ｂ）を発行する（３０９）。
【００２５】バスＢに接続するバスインタフェース回路
はバスＢへのリード転送を行ない、該転送バッファへの
リードデータの書き込み（Ｂ＿ＤＴ＿ＢＵＦ）を行なう
（３１０）。バスＢへのリード転送が終了すると、バス
インタフェース回路はシーケンサから要求された転送の
終了（ＯＵＴ＿ＥＮＤ＿Ｂ）を発行（３１１）し、シー
ケンサはこれを受けてバスＡに接続するバスインタフェ
ース回路にリード転送の要求に対する転送準備完了（Ｒ
Ｄ＿ＲＤＹ＿Ａ）を発行（３１２）する。
はバスＢへのリード転送を行ない、該転送バッファへの
リードデータの書き込み（Ｂ＿ＤＴ＿ＢＵＦ）を行なう
（３１０）。バスＢへのリード転送が終了すると、バス
インタフェース回路はシーケンサから要求された転送の
終了（ＯＵＴ＿ＥＮＤ＿Ｂ）を発行（３１１）し、シー
ケンサはこれを受けてバスＡに接続するバスインタフェ
ース回路にリード転送の要求に対する転送準備完了（Ｒ
Ｄ＿ＲＤＹ＿Ａ）を発行（３１２）する。
【００２６】バスＡに接続するバスインタフェース回路
はＲＤ＿ＲＤＹ＿Ａを受信すると、該転送バッファから
バスＡへのデータの読み出し（ＢＵＦ＿ＤＴ＿Ａ）を行
ない（３１３）、バスＡへのリード転送が終了するとＲ
Ｑ＿ＩＮで要求した転送の終了（ＩＮ＿ＥＮＤ＿Ａ）を
発行（３１４）する。シーケンサはこれを受けて、該転
送バッファの内部ステータスを空き（ＢＵＦ＿ＲＬＳ）
にし（３１５）、転送処理を終了する。
はＲＤ＿ＲＤＹ＿Ａを受信すると、該転送バッファから
バスＡへのデータの読み出し（ＢＵＦ＿ＤＴ＿Ａ）を行
ない（３１３）、バスＡへのリード転送が終了するとＲ
Ｑ＿ＩＮで要求した転送の終了（ＩＮ＿ＥＮＤ＿Ａ）を
発行（３１４）する。シーケンサはこれを受けて、該転
送バッファの内部ステータスを空き（ＢＵＦ＿ＲＬＳ）
にし（３１５）、転送処理を終了する。
【００２７】判断３０７において通知された転送種別が
ライトの場合、シーケンサは割り当てた転送バッファへ
の入力系統選択信号とバスＢに接続するバスインタフェ
ース回路にデータを出力するデータセレクタへの選択信
号を操作して、該転送バッファの入力をバスＡ側、出力
をバスＢ側に設定（ＢＵＦ＿ＡＩＮ）し（３１６）、バ
スＡに接続するバスインタフェース回路にライト転送の
要求に対する転送準備完了（ＷＴ＿ＲＤＹ＿Ａ）を発行
（３１７）する。
ライトの場合、シーケンサは割り当てた転送バッファへ
の入力系統選択信号とバスＢに接続するバスインタフェ
ース回路にデータを出力するデータセレクタへの選択信
号を操作して、該転送バッファの入力をバスＡ側、出力
をバスＢ側に設定（ＢＵＦ＿ＡＩＮ）し（３１６）、バ
スＡに接続するバスインタフェース回路にライト転送の
要求に対する転送準備完了（ＷＴ＿ＲＤＹ＿Ａ）を発行
（３１７）する。
【００２８】バスＡに接続するバスインタフェース回路
はＷＴ＿ＲＤＹ＿Ａを受けてバスＡのライト転送を行な
い、転送バッファへのライトデータの書き込み（Ａ＿Ｄ
Ｔ＿ＢＵＦ）を行なう（３１８）。バスＡのライト転送
が終了すると、バスインタフェース回路はＲＱ＿ＩＮで
要求した転送の終了（ＩＮ＿ＥＮＤ＿Ａ）を発行（３１
９）する。シーケンサはこれを受けて、バスＢに接続す
るバスインタフェース回路に対してライト転送要求（Ｗ
Ｔ＿ＯＵＴ＿Ｂ）を発行する（３２０）。
はＷＴ＿ＲＤＹ＿Ａを受けてバスＡのライト転送を行な
い、転送バッファへのライトデータの書き込み（Ａ＿Ｄ
Ｔ＿ＢＵＦ）を行なう（３１８）。バスＡのライト転送
が終了すると、バスインタフェース回路はＲＱ＿ＩＮで
要求した転送の終了（ＩＮ＿ＥＮＤ＿Ａ）を発行（３１
９）する。シーケンサはこれを受けて、バスＢに接続す
るバスインタフェース回路に対してライト転送要求（Ｗ
Ｔ＿ＯＵＴ＿Ｂ）を発行する（３２０）。
【００２９】バスＢに接続するバスインタフェース回路
はバスＢへのライト転送を行ない、該転送バッファから
ライトデータの読み出し（ＢＵＦ＿ＤＴ＿Ｂ）を行なう
（３２１）。バスＢへのライト転送が終了すると、バス
インタフェース回路はシーケンサから要求された転送の
終了（ＯＵＴ＿ＥＮＤ＿Ｂ）を発行（３２２）し、シー
ケンサはこれを受けて、該転送バッファの内部ステータ
スを空き（ＢＵＦ＿ＲＬＳ）にし（３２３）、転送処理
を終了する。
はバスＢへのライト転送を行ない、該転送バッファから
ライトデータの読み出し（ＢＵＦ＿ＤＴ＿Ｂ）を行なう
（３２１）。バスＢへのライト転送が終了すると、バス
インタフェース回路はシーケンサから要求された転送の
終了（ＯＵＴ＿ＥＮＤ＿Ｂ）を発行（３２２）し、シー
ケンサはこれを受けて、該転送バッファの内部ステータ
スを空き（ＢＵＦ＿ＲＬＳ）にし（３２３）、転送処理
を終了する。
【００３０】シーケンサ２５は、上記のシーケンスにつ
いて転送バッファのみを必要な資源としており、かつ複
数の転送バッファを並列に制御することができるので、
上記のシーケンスについて再入可能であり、これにより
双方向バスブリッジの動作シーケンスを実現できること
がわかる。、また、同一のバスからの複数の連続する転
送要求についても再入可能なので、相互接続する一方ま
たは両方のバスの転送プロトコルとしてスプリット転送
をサポートできることがわかる。
いて転送バッファのみを必要な資源としており、かつ複
数の転送バッファを並列に制御することができるので、
上記のシーケンスについて再入可能であり、これにより
双方向バスブリッジの動作シーケンスを実現できること
がわかる。、また、同一のバスからの複数の連続する転
送要求についても再入可能なので、相互接続する一方ま
たは両方のバスの転送プロトコルとしてスプリット転送
をサポートできることがわかる。
【００３１】以上より本発明によれば、相互接続する両
方のバスに対して共通の転送バッファのみを用いて双方
向バスブリッジを構成できる。
方のバスに対して共通の転送バッファのみを用いて双方
向バスブリッジを構成できる。
【００３２】
【発明の効果】本発明によれば、相互接続する両方のバ
スに対して共通の転送バッファのみを用いて双方向バス
ブリッジを構成できるので、必要最小限のハードウェア
量で双方向バスブリッジを構成することができる。
スに対して共通の転送バッファのみを用いて双方向バス
ブリッジを構成できるので、必要最小限のハードウェア
量で双方向バスブリッジを構成することができる。
【図１】本発明における転送バッファの回路構成図であ
る。
る。
【図２】本発明による双方向バスブリッジの構成ブロッ
ク図である。
ク図である。
【図３】本発明におけるシーケンサの動作フローチャー
トである。
トである。
１１…セレクタ、 １２…セレクトデコーダ、 １３…データセレクタ、 １４…ＡＮＤゲート、 １５…データラッチ、 １６…４ｔｏ１データセレクタ、 １０１及び１０２…書き込みタイミング信号、 １０３及び１０４…書き込みラッチアドレス、 １０５及び１０６…入力データ、 １０７及び１０８…読み出しラッチアドレス、 １０９及び１１０…出力データ、 １１１…入力系統選択信号、 ２１及び２２…バスインタフェース回路、 ２３及び２４…転送バッファ、 ２５及び２６…データセレクタ、 ２７…シーケンサ、 ２０１及び２０２…バス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠崎 雅継 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム設計開発セン タ内
Claims (5)
- 【請求項１】２本の同種または別種の情報処理装置用バ
スを相互接続するバスブリッジであって、相互接続する
両方のバスのバスマスタ機能を有し、かつ両方のバスの
転送について共通に使用される転送バッファを有するこ
とを特徴とする情報処理装置用バスブリッジ。 - 【請求項２】請求項１のバスブリッジであって、相互接
続する一方または両方のバスの転送プロトコルとして、
スプリット転送をサポートすることを特徴とする情報処
理装置用バスブリッジ。 - 【請求項３】請求項１または２のバスブリッジであっ
て、相互接続する両方のバスの転送プロトコルとしてリ
トライ要求機能をサポートし、転送バッファがあふれる
場合にリトライ要求を行うことでフロー制御を行うこと
を特徴とする情報処理装置用バスブリッジ。 - 【請求項４】請求項１または２のバスブリッジであっ
て、相互接続する一方のバスのアービトレーション機能
を有し、かつ相互接続するもう一方のバスの転送プロト
コルとしてリトライ要求機能をサポートし、転送バッフ
ァがあふれる場合に一方のバスについてはアービトレー
ション機能によってバス上の転送を抑制し、もう一方の
バスについてはリトライ要求を行うことでフロー制御を
行うことを特徴とする情報処理装置用バスブリッジ。 - 【請求項５】請求項１、２、３または４のバスブリッジ
を単数または複数有することを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190599A JPH0637768A (ja) | 1992-07-17 | 1992-07-17 | 情報処理装置用バスブリッジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190599A JPH0637768A (ja) | 1992-07-17 | 1992-07-17 | 情報処理装置用バスブリッジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637768A true JPH0637768A (ja) | 1994-02-10 |
Family
ID=16260752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190599A Pending JPH0637768A (ja) | 1992-07-17 | 1992-07-17 | 情報処理装置用バスブリッジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637768A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996022571A1 (en) * | 1995-01-20 | 1996-07-25 | Intel Corporation | Bus bridge circuit and method using snoop ahead operations |
-
1992
- 1992-07-17 JP JP4190599A patent/JPH0637768A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996022571A1 (en) * | 1995-01-20 | 1996-07-25 | Intel Corporation | Bus bridge circuit and method using snoop ahead operations |
| US5630094A (en) * | 1995-01-20 | 1997-05-13 | Intel Corporation | Integrated bus bridge and memory controller that enables data streaming to a shared memory of a computer system using snoop ahead transactions |
| US6115796A (en) * | 1995-01-20 | 2000-09-05 | Intel Corporation | Integrated bus bridge and memory controller that enables data streaming to a shared memory of a computer system using snoop ahead transactions |
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