JPH0638182A - 走査線変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 ノンインターレース走査方式のテレビジョン
信号をインターレース走査方式のテレビジョン信号に変
換する走査線変換装置のラインメモリの総ビット幅を低
減することの出来る走査線変換装置を提供する。 【構成】 入力されたノンインターレース信号の４ｎ番
目の走査信号を第１のメモリに書込み、入力されたノン
インターレース信号の４ｎ＋１、及び４ｎ＋３番目の走
査信号を第２のメモリに書込み、入力されたノンインタ
ーレース信号の４ｎ＋２番目の走査信号を第３のメモリ
に書込み、これら第１ないし第３のメモリに書込まれた
走査信号を同時に、かつ時間軸伸長して読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ノンインターレース走
査方式のテレビジョン信号をインターレース走査方式の
テレビジョン信号に変換することの出来る走査線変換装
置に関する。

【０００２】

【従来の技術】従来からテレビジョン信号の画質を向上
させるため、水平走査線（以下ラインと呼ぶ）の周波数
を標準のテレビジョン信号（例えばＮＴＳＣ方式）のラ
イン周波数ｆＨの２倍として、ノンインターレース化し
たテレビジョン信号の走査方式が提案されている。

【０００３】かかるノンインターレース方式のテレビジ
ョン信号を標準のテレビ受像機にて受像するためには、
ライン周波数をｆＨに変換する必要があり、最も簡単な
方法としてはライン周波数２ｆＨのノンインターレース
走査線を１ライン毎に間引き処理を行うことが考えられ
る。しかしながら単純にライン間引き処理を行うだけで
は、画面の垂直方向の空間サンプル周波数が１／２に低
下し、それに伴う折り返し歪が発生するので、所謂フリ
ッカ雑音がテレビジョンモニタ上に現れる。

【０００４】これを避けるためには画面の垂直方向の折
り返し歪み成分を除去する処理が必要である。図１は、
画面の垂直方向の折り返し歪み成分を除去しつつライン
周波数をｆＨに変換する従来の走査線変換装置の一例を
示すブロック図である。入力されたライン周波数２ｆＨ
のノンインターレース信号を１ラインずつ遅延するライ
ンメモリ１及びラインメモリ２が縦列接続されており、
かつこのノンインターレース信号は係数乗算器３に供給
される。ラインメモリ１からの出力信号は係数乗算器４
に供給され、ラインメモリ２からの出力信号は係数乗算
器５にそれぞれ供給される。以上の如き構成により、画
面の垂直方向の折り返し歪み成分を除去するデジタルフ
ィルタが構成される。さらに、各係数乗算器３、４及び
５の出力は加算器６により加算されて、加算器６の出力
はラインメモリ７に供給される。ラインメモリ７は、供
給された信号の時間軸伸張を行ない出力する。このライ
ンメモリ７から出力された信号はライン周波数ｆＨのイ
ンターレース信号に変換されたものである。

【０００５】図２は図１の装置の動作を説明するための
タイミングチャートであり、図１中の符号と対応して図
示されている。ラインメモリ１は、入力されたライン周
波数２ｆＨのノンインターレース信号を１ラインずつ遅
延して（ａ）の如き信号出力を行なう。ラインメモリ２
は、ラインメモリ１から供給される（ａ）の信号をさら
に１ラインずつ遅延して（ｂ）の如き出力を行なう。係
数乗算器３は、入力されたノンインターレース信号に係
数αを乗算したものを（ｃ）の如く出力する。係数乗算
器４は、（ａ）の信号に係数βを乗算したものを（ｄ）
の如く出力する。係数乗算器５は、（ｂ）の信号に係数
γを乗算したものを（ｅ）の如く出力する。加算器６
は、（ｃ）、（ｄ）及び（ｅ）の信号をそれぞれ加算し
て（ｆ）の如き出力を行なう。ラインメモリ７は、ライ
ン周波数２ｆＨの１／２の周波数ｆＨのタイミングで
（ｆ）を取込みこれを出力する。

【０００６】図からも判るように、ラインメモリ１、２
に書き込まれて加算器６により演算処理された（ｆ）の
データのうち、１ラインおきに生成されたデータは全く
使用されず、間引かれた状態にある。以上の如き従来の
走査線変換装置においては、各係数乗算器３、４及び５
による処理を行なう前に、ラインメモリ１及び２により
タイミング処理を行なう構成となっているので、これら
ラインメモリ１及び２のビット幅は、ノンインターレー
ス信号のビット幅と同数必要となる。例えば入力される
ノンインターレース信号を８ビットとすると、ラインメ
モリ１及び２のビット幅もそれぞれ８ビットとなり、さ
らにラインメモリ７のビット幅も同じビット幅を必要と
するので、ラインメモリのビット幅が、ノンインターレ
ース信号のビット幅に比例して増加してしまうという問
題があった。

【０００７】

【発明が解決しようとする課題】本発明は、かかる問題
を克服するためになされたものであり、垂直方向のフィ
ルタを構成するために必要なラインメモリの総ビット幅
を低減することの出来る走査線変換装置を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】ライン周波数が２ｆＨの
ノンインターレース信号をライン周波数がｆＨのインタ
ーレース信号に変換する装置であって、前記ノンインタ
ーレース信号の互いに隣接する４ｎ、４ｎ＋１、４ｎ＋
２、４ｎ＋３の各水平走査線のうち、前記４ｎ番目の走
査信号をデジタル化した信号を書き込む第１のメモリ
と、４ｎ＋１、及び４ｎ＋３番目の走査信号をデジタル
化した信号を書き込む第２のメモリと４ｎ＋２番目の走
査信号をデジタル化した信号を書き込む第３のメモリと
を有し、前記第１乃至第３のメモリにそれぞれ書き込ま
れたデータを同時に読み出すよう制御するメモリコント
ローラとを備える。

【０００９】

【作用】本発明の走査線変換装置は、入力されたノンイ
ンターレース信号の４ｎ番目の走査信号を第１のメモリ
に書込み、入力されたノンインターレース信号の４ｎ＋
１、及び４ｎ＋３番目の走査信号を第２のメモリに書込
み、入力されたノンインターレース信号の４ｎ＋２番目
の走査信号を第３のメモリに書込み、これら第１ないし
第３のメモリに書込まれた走査信号を同時に、かつ時間
軸伸長して読み出す。

【００１０】

【実施例】図３は本発明の走査線変換装置の一実施例の
構成を示すブロック図である。デジタル化されたノンイ
ンターレース信号は入力端子からそれぞれ並列接続され
た３つの係数乗算器１１、１２及び１３、さらに同期分
離回路１４に各々供給される。係数乗算器１１、１２及
び１３は入力された信号にそれぞれ係数α、β、γを掛
けた値をラインメモリ１５、１６及び１７に供給する。
メモリコントロール回路１８は、ラインメモリ１５、１
６及び１７のそれぞれ個別に書込みを行なわせるライト
イネーブル信号をラインメモリ１５、１６及び１７のそ
れぞれに供給する。さらに、メモリコントロール回路１
８は、ラインメモリ１５、１６及び１７に読出しを行な
わせるリードイネーブル信号をラインメモリ１５、１６
及び１７の各々に供給する。メモリコントロール回路１
８は同期分離回路１４で分離された水平同期信号の発生
タイミングに応じて上述のライトイネーブル信号及びリ
ードイネーブル信号を生成する。ラインメモリ１５、１
６及び１７のそれぞれは、メモリコントロール回路１８
からライトイネーブル信号が供給されると係数乗算器１
１、１２及び１３から供給される信号の書込みを行な
う。さらに、ラインメモリ１５、１６及び１７はメモリ
コントロール回路１８からリードイネーブル信号が供給
されると書込まれたデータを読出して加算器１９に供給
する。加算器１９は、ラインメモリ１５、１６及び１７
から読出されたデータを加算して出力する。

【００１１】図４は、図３の本発明の走査線変換装置に
よる動作を説明するためのタイミングチャートであり、
図３中に付与した符号と対応して記載されている。係数
乗算器１１は、入力されたライン周波数２ｆＨのノンイ
ンターレース信号（Ｘｎ〜Ｘｎ＋6 ）に係数αを乗算し
たものを（ａ）の如く出力する。係数乗算器１２は、入
力されたライン周波数２ｆＨのノンインターレース信号
に係数βを乗算したものを（ｂ）の如く出力する。係数
乗算器１３は、入力されたライン周波数２ｆＨのノンイ
ンターレース信号に係数γを乗算したものを（ｃ）の如
く出力する。

【００１２】メモリコントローラ１８は、係数乗算器１
１から供給される（ａ）の如きデータの内、４ｎ番目に
供給されるデータ（ｎは０から始まるものとする。すな
わち（ａ）の０番目のデータはαＸｎとなる）のみを書
込ませるライトイネーブル信号をラインメモリ１５に供
給する。又、メモリコントローラ１８は、係数乗算器１
２から供給される（ｂ）の如きデータの内、４ｎ＋１及
び４ｎ＋３番目に供給されるデータのみを書込ませるラ
イトイネーブル信号をラインメモリ１６に供給する。さ
らに、メモリコントローラ１８は、係数乗算器１３から
供給される（ｃ）の如きデータの内、４ｎ＋２番目に供
給されるデータのみを書込ませるライトイネーブル信号
をラインメモリ１７に供給する。

【００１３】ラインメモリ１５は、メモリコントローラ
１８から供給されるライトイネーブル信号に応じて
（ａ）の如きデータの内、４ｎ番目に供給されるデータ
のみを図の如く順次上書きして記憶する。ラインメモリ
１６は、メモリコントローラ１８から供給されるライト
イネーブル信号に応じて（ｂ）の如きデータの内、４ｎ
＋１及び４ｎ＋３番目に供給されるデータのみを図の如
く順次上書きして記憶する。ラインメモリ１７は、メモ
リコントローラ１８から供給されるライトイネーブル信
号に応じて（ｃ）の如きデータの内、４ｎ＋２番目に供
給されるデータのみを図の如く順次上書きして記憶す
る。

【００１４】すなわち、ラインメモリ１５に対しては、
図の如きタイミングの４データに１度の割合でライトイ
ネーブル信号が供給され、ラインメモリ１５に書込まれ
るデータはαＸn、αＸn+4 ……となる。また、ライン
メモリ１６に対しては、図の如きタイミングの２データ
に１度の割合でライトイネーブル信号が供給され、ライ
ンメモリ１６に書き込まれるデータはβＸn+1 、βＸn+
3 、βＸn+5 ……となる。さらに、ラインメモリ１７に
対しては、図の如きタイミングの４データに１度の割合
でライトイネーブル信号が供給され、ラインメモリ１７
に書き込まれるデータはγＸn+2 、γＸn+6 ……とな
る。

【００１５】メモリコントローラ１８は、ラインメモリ
１５、１６及び１７に記憶されているデータの読出しを
行なうリードイネーブル信号をライン周波数２ｆＨの１
／２の周波数ｆＨのタイミングで図の如く出力する。ラ
インメモリ１５、１６及び１７は、リードイネーブル信
号が供給される以前に記憶保持していたデータを、この
リードイネーブル信号のタイミングでそれぞれ（ｄ）、
（ｅ）及び（ｆ）の如く出力する。例えば、図４におい
ては、メモリコントローラ１８から供給された第１番目
のリードイネーブル信号により、ラインメモリ１５に記
憶保持されていたαＸｎが（ｄ）の如く読出され、ライ
ンメモリ１６に記憶保持されていたβＸn+1 が（ｅ）の
如く読出され、ラインメモリ１７に記憶保持されていた
γＸn+2が（ｆ）の如く読出される。次に、第２番目の
リードイネーブル信号により、ラインメモリ１５に記憶
保持されていたαＸn+4 が（ｄ）の如く読出され、ライ
ンメモリ１６に記憶保持されていたβＸn+3 が（ｅ）の
如く読出され、ラインメモリ１７に記憶保持されていた
γＸn+2 が（ｆ）の如く読出される。以上の如く読出さ
れた（ｄ）、（ｅ）及び（ｆ）は加算器１９によりそれ
ぞれ加算されて出力される。

【００１６】この際、加算器１９から出力されるタイミ
ングは、メモリコントローラ１８から供給されるリード
イネーブル信号のタイミングと等しいものである。リー
ドイネーブル信号は入力されるノンインターレース信号
のライン周波数２ｆＨの１／２の周波数であるｆＨのタ
イミングで供給されるので、加算器１９からは、周波数
ｆＨに時間軸が伸長されたデータが出力されることにな
る。よって、加算器１９から出力された信号はライン周
波数ｆＨのインターレース信号に変換されたものとな
る。

【００１７】以上の如き本発明の走査線変換装置におい
ては、係数乗算器１１、１２及び１３により乗算処理
（乗数は１未満）を施してから各ラインメモリ１５、１
６及び１７を介すようにしたので、各ラインメモリに供
給されるデータの最大値は係数乗算器に入力される以前
よりも小となり、これにあわせて各ラインメモリのビッ
ト幅も小とすることが出来る。

【００１８】例えば、実際の計数値の例としてα＝１／
８、β＝３／４、γ＝１／８とし、入力されるデータの
ビット幅を８ビットとすると、８ビットにおける最大数
は２５５（１０進数）である。これが図３の装置に入力
されると係数乗算器１１の出力は、２５５×α＝２５５
×１／８＝３１．８７５となる。すなわち、ラインメモ
リ１５には３１．８７５より大なるデータは絶対に供給
されない。よって、ラインメモリ１５は、６ビットで十
分であることがわかる。同様に、係数乗算器１２の出力
は、２５５×β＝２５５×３／４＝１９１．２５とな
り、よって、ラインメモリ１６は８ビット必要となる。
係数乗算器１３の出力は、２５５×γ＝２５５×１／８
＝３１．８７５となる。すなわち、ラインメモリ１７に
は３１．８７５より大なるデータは絶対に供給されず、
６ビットで十分であることがわかる。

【００１９】よって、本発明の走査線変換装置におい
て、係数乗算器１１、１２及び１３の乗算係数がそれぞ
れα＝１／８、β＝３／４、γ＝１／８である場合は、
各ラインメモリ１５、１６及び１７のビット幅はそれぞ
れ、６ビット、８ビット、６ビットとなる。従って、ラ
インメモリの総ビット幅は２０ビットとなり、従来装置
のラインメモリ総ビット幅２４ビット（８ビット×３）
と比べて削減されたことになる。

【００２０】

【発明の効果】以上のように本発明の走査線変換装置に
よれば、入力されたノンインターレース信号の４ｎ番目
の走査信号を第１のラインメモリに書込み、入力された
ノンインターレース信号の４ｎ＋１、及び４ｎ＋３番目
の走査信号を第２のラインメモリに書込み、入力された
ノンインターレース信号の４ｎ＋２番目の走査信号を第
３のラインメモリに書込み、これら第１ないし第３のメ
モリに書込まれた走査信号を同時に、かつ時間軸伸長し
て読出して、並列処理によりインターレース信号の変換
を行なうようにしたので、画面の垂直方向の折り返し歪
み成分を除去するフィルタの構成要素である係数乗算器
をラインメモリの前に接続出来るようになる。

【００２１】よって、係数乗算器の乗算処理（乗数は１
未満）終了後のデータの最大値は係数乗算器に入力され
る以前よりも小となるので、ラインメモリのビット幅を
これにあわせて削減することが出来る。またラインメモ
リからの読出しを、時間軸伸長しながら行なうようにし
たのでこれを加算する加算器に要求される演算速度が従
来のものに比べて１／２で済む。

【図面の簡単な説明】

【図１】従来の走査線変換装置のブロック図。

【図２】従来の走査線変換装置の動作タイムチャート。

【図３】本発明の走査線変換装置のブロック図。

【図４】本発明の走査線変換装置の動作タイムチャー
ト。

【主要部分の符号の説明】

１１、１２、１３ 係数乗算器 １５、１６、１７ ラインメモリ １８ メモリコントロール

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ライン周波数が２ｆＨのノンインターレ
   ース信号をライン周波数がｆＨのノンインターレース信
   号に変換する装置であって、 前記ノンインターレース信号の互いに隣接する４ｎ、４
   ｎ＋１、４ｎ＋２、４ｎ＋３の各水平走査線のうち前記
   ４ｎ番目の走査信号をデジタル化した信号を書き込む第
   １のメモリと、４ｎ＋１、及び４ｎ＋３番目の走査信号
   をデジタル化した信号を書き込む第２のメモリと、４ｎ
   ＋２番目の走査信号をデジタル化した信号を書き込む第
   ３のメモリとを有し、前記第１乃至第３のメモリにそれ
   ぞれ書き込まれたデータを同時にかつ時間軸伸長して読
   み出すよう制御するメモリコントローラとを備えたこと
   を特徴とする走査線変換装置。