JPH063852B2 - Ｍｏｓ増幅出力回路 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）により構成された増幅出力回路に関するもの
で、アナログ増幅出力回路に利用して有効な技術に関す
るものである。

〔背景技術〕

ＭＯＳＦＥＴにより構成されたアナログ増幅出力回路と
して、第３図に示したような回路が、例えばエイイーイ
ーイー ジャーナル オブ ソリットステートサーキッ
ト（ＩＥＥＥ Journal of Solid-State Circuits）
Vol SC17 No.6(1982年12月)頁９６９〜頁９８２によ
って公知である。

差動増幅回路の出力は、そのままＰチャンネル出力ＭＯ
ＳＦＥＴＱ４０を駆動する。上記差動増幅回路の出力
は、ソースフォロワ回路を構成するＭＯＳＦＥＴＱ３８
によってレベルシフトされ、上記出力ＭＯＳＦＥＴＱ４
０とコンプリメンタリプッシュプル形態にされたＮチャ
ンネル出力ＭＯＳＦＥＴＱ４１を駆動するものである。

この回路にあっては、差動増幅ＭＯＳＦＥＴＱ３４，Ｑ
３５のドレインに電流ミラー形態のアクティブ負荷回路
が設けられているので、両入力信号ＩＮ（−），（＋）
が等しい無信号時に、両差動ＭＯＳＦＥＴＱ３４，Ｑ３
５のドレイン電流が等しくなり、擬似的にＭＯＳＦＥＴ
Ｑ３７と出力ＭＯＳＦＥＴＱ４０とは電流ミラー回路と
同様な動作を行うので、比較的精度良くバアイス電流
（アイドリング電流）の設定を行うことができる。しか
しながら、比較的低抵抗値とされた直流負荷を駆動する
場合、その出力ダイナミックレンジが小さく制限される
という問題が生じる。この理由は、次の通りである。差
動ＭＯＳＦＥＴＱ３５のドレイン出力電圧の負方向の最
大値は、その増幅作用をする条件である差動ＭＯＳＦＥ
ＴＱ３４，Ｑ３５の飽和領域の範囲でしか変化できない
ことより、差動ＭＯＳＦＥＴＱ３５のしきい値電圧によ
り制限され、正方向の最大値は、ＰチャンネルＭＯＳＦ
ＥＴＱ３７のしきい値電圧により制限される。このた
め、出力ＭＯＳＦＥＴＱ４０及びＱ４１に対する振り込
み電圧（駆動電圧）の不足によって上記出力ダイナミッ
クレンジが小さくなってしまう。すなわち、出力回路側
から見ると、出力ＭＯＳＦＥＴＱ４０とＱ４１のチャン
ネル導電率をそれぞれβ１とβ２（β１＝β２）とし、
差動増幅部からの振り込み電圧をΔとし、出力ＭＯＳＦ
ＥＴＱ４０，Ｑ４１のドレイン電流をＩｏとし、出力端
子ＯＵＴに接続される負荷抵抗ＲＬとし、負荷抵抗ＲＬ
に発生する出力電圧Ｖ_ＯＵＴは、次式(1)により表され
る。

なお、式(1)から明かなように、出力電圧Ｖ_ＯＵＴの振
幅を大きくするためには、上記抵抗ＲＬの抵抗値が比較
的小さい場合、出力ＭＯＳＦＥＴＱ４０，Ｑ４１のサイ
ズ（β１，β２）を大きくし、大きな電流Ｉｏを流すよ
うにすることも考えられるが、この場合には、素子サイ
ズの大型化と消費電流が増大してしまう。

〔発明の目的〕

この発明の目的は、比較的小さなサイズの出力ＭＯＳＦ
ＥＴにより、大きな電流駆動能力を持つＭＯＳ増幅出力
回路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、第
１導電型の差動ＭＯＳＦＥＴのドレイン出力を、そのゲ
ート電極がソース及びドレインと逆導電型の不純物が導
入され、電流ミラー形態にされた第２導電型のＭＯＳＦ
ＥＴにより増幅して、出力ＭＯＳＦＥＴに供給する振り
込み電圧を大きくするものである。

〔実施例〕 第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯＳ（相補型ＭＯ
Ｓ）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。同図にお
いて、チャンネル部分に矢印が付加されたＭＯＳＦＥＴ
はＰチャンネル型である。また、ゲート電極を厚くして
表現したＭＯＳＦＥＴＱ７，Ｑ８等は、そのゲートにソ
ース，ドレインと逆導電型の不純物が導入されたＭＯＳ
ＦＥＴである。例えば、ＭＯＳＦＥＴＱ７，Ｑ８は、ゲ
ート電極にＮ^＋型の不純物が導入されたＰチャンネルＭ
ＯＳＦＥＴである。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＰ型ウェル領域に形成される。これ
によって、半導体基板は、その上に形成された複数のＰ
チャンネルＭＯＳＦＥＴの共通の基板ゲートを構成す
る。Ｐ型ウェル領域は、その上に形成されたＮチャンネ
ルＭＯＳＦＥＴの基体ゲートを構成する。

Ｎチャンネル型の差動増幅ＭＯＳＦＥＴＱ５，Ｑ６のゲ
ートは、それぞれ入力端子（−），（＋）に結合され
る。この差動増幅ＭＯＳＦＥＴＱ５，Ｑ６の共通ソース
と負の電圧端子−Ｖ（正の電源電圧からなる一電源方式
では、回路の接地電位）との間には、バイアス電流を流
すＮチャンネルＭＯＳＦＥＴＱ１２が設けられる。上記
差動増幅ＭＯＳＦＥＴＱ５，Ｑ６のドレインと正の電圧
端子＋Ｖとの間には、ダイオード形態にされたＰチャン
ルＭＯＳＦＥＴＱ３，Ｑ４が負荷手段としてそれぞれ設
けられる。

この実施例では、出力ダイナミックレンジを大きくする
ため、言い換えるならば、出力ＭＯＳＦＥＴＱ１とＱ２
に供給される振り込み電圧の振幅を大きくするため、上
記差動ＭＯＳＦＥＴＱ５，Ｑ６のドレイン出力は、次の
増幅回路により更に増幅される。

ＰチャンネルＭＯＳＦＥＴＱ７とＱ８は、そのゲート電
極にソース，ドレインとは逆導電型であるＮ^＋型の不純
物が導入されることによって、大きなしきい値電圧を持
つようにされる。これらのＭＯＳＦＥＴＱ７とＱ８は、
電流ミラー形態に接続される。ＭＯＳＦＥＴＱ７のソー
スは差動ＭＯＳＦＥＴＱ５のドレインに結合され、ＭＯ
ＳＦＥＴＱ８のソースは差動ＭＯＳＦＥＴＱ６のドレイ
ンに結合される。これらのＭＯＳＦＥＴＱ７とＱ８のド
レインには、定電流ＭＯＳＦＥＴＱ１１とＱ１３がそれ
ぞれ設けられる。

特に制限されないが、上記定電流ＭＯＳＦＥＴＱ１２に
は、２Ｉｏのバイアス電流が流れ、ＭＯＳＦＥＴＱ１１
とＱ１３には、それぞれＩｏのバイアス電流が流れるよ
うに設定される。

この実施例の差動増幅部における出力電圧、言い換える
ならば、ＭＯＳＦＥＴＱ８のドレイン出力電圧のうち、
正の最大値はＭＯＳＦＥＴＱ８の飽和条件より、そのし
きい値電圧−Ｖt8により決定される。ＭＯＳＦＥＴＱ８
は、上述のようにそのゲート電極に、Ｎ^＋型の不純物が
導入されている。これにより、ＭＯＳＦＥＴＱ８のしき
い値電圧Ｖt8は、Ｐ^＋型の不純物が導入されたＰチャン
ネルＭＯＳＦＥＴのしきい値電圧に比べて、約1.2Ｖ程
度大きな値を持つようにされる。これに応じて、上記ド
レイン出力電圧の正側への最大電圧を大きくできるもの
となる。また、そのソース電位が正の電源電圧＋Ｖに対
して、低い電位にされることにより生じる基板効果によ
って、上記しきい値電圧Ｖt8が若干増大する。一方、差
動ＭＯＳＦＥＴＱ５，Ｑ６が形成されるウェル領域の電
位を負の電圧−Ｖとすることにより、同相入力電圧範囲
をほゞ正の電源電圧＋Ｖまで拡大できる。ＭＯＳＦＥＴ
Ｑ８のドレイン出力における負側の最大値は、ＭＯＳＦ
ＥＴＱ１３におけるソース，ドレイン間電圧（残り電
圧）をほゞ零とすると、ほゞ負の電源電圧−Ｖまでと大
きくできる。これにより、後述する出力ＭＯＳＦＥＴＱ
１とＱ２のゲートに供給される振り込み電圧（駆動電
圧）を大きくできるものである。すなわち、前記式(1)
における振り込み電圧Δを増大させることができるもの
である。

なお、上記増幅ＭＯＳＦＥＴＱ７，Ｑ８は、差動ＭＯＳ
ＦＥＴＱ５，Ｑ６のドレイン出力電圧をソースに受け
て、そのドレインから出力電圧を形成することより、ゲ
ート接地型の増幅ＭＯＳＦＥＴと類似の電圧増幅動作を
行うものとである。

上記電流ミラー形態のＭＯＳＦＥＴＱ７，Ｑ８のうち、
出力側とされるＭＯＳＦＥＴＱ８のドレイン電圧は、電
源電圧（＋Ｖ、−Ｖ）のほゞ中点電圧に近いため、その
ままでは出力ＭＯＳＦＥＴＱ１とＱ２に大きな貫通電流
を流してしまう。そこで、ＭＯＳＦＥＴＱ１とＱ２にお
ける貫通電流を減少させるため、次のレベルシフト回路
が設けられる。ＭＯＳＦＥＴＱ８のドレイン出力は、一
方において、上記ＭＯＳＦＥＴＱ８と類似の構造のＰチ
ャンネルＭＯＳＦＥＴＱ９と、そのソースに設けられた
Ｐチャンネル型の定電流ＭＯＳＦＥＴＱ１４からなるソ
ースフォロワ回路を介してＰチャンネル型の出力ＭＯＳ
ＦＥＴＱ１のゲートに伝えられる。上記ＭＯＳＦＥＴＱ
８のドレイン出力は、他方において、ＮチャンネルＭＯ
ＳＦＥＴＱ１０と、そのソースに設けられたＮチャンネ
ル型の定電流ＭＯＳＦＥＴＱ１５からなるソースフォロ
ワ回路を介してＮチャンネル型の出力ＭＯＳＦＥＴＱ２
のゲートに伝えられる。

上記ＭＯＳＦＥＴＱ９によりレベルシフトされた出力電
圧をＶｐとすると、このレベルシフト出力電圧Ｖｐは次
式(2)により求められる。

ここで、Ｖ１は、上記ＭＯＳＦＥＴＱ８のドレイン出力
電圧であり、Ｖt9はＭＯＳＦＥＴＱ９のしきい値電圧、
ＩQ14は、ＭＯＳＦＥＴＱ１４により形成される定電
流、β９はＭＯＳＦＥＴＱ９のチャンネル導電率であ
る。

上記ＭＯＳＦＥＴＱ１０によりレベルシフトされた出力
電圧をＶｎとすると、このレベルシフト出力電圧Ｖｎは
次式(3)により求められる。

ここで、Ｖt10はＭＯＳＦＥＴＱ１０のしきい値電圧、
ＩQ15は、ＭＯＳＦＥＴＱ１５により形成される定電
流、β１０はＭＯＳＦＥＴＱ１０のチャンネル導電率で
ある。

なお、上記ＭＯＳＦＥＴＱ９とＱ１０にそれぞれ直列接
続されたＮチャンネルＭＯＳＦＥＴＱ２１とＰチャンネ
ルＭＯＳＦＥＴＱ２２は、後述するパワーダウン動作の
とき、言い換えるならば、増幅動作を行わないとき、そ
の制御信号のロウレベル、ＰＤのハイレベルにより
共にオフ状態にされる。これにより、低消費電力化を図
るものである。

また、上記増幅ＭＯＳＦＥＴＱ８のドレインと出力端子
ＯＵＴとの間には、位相補償回路としてのＭＯＳＦＥＴ
Ｑ１６，Ｑ１７、キャパシタＣ及びＭＯＳＦＥＴＱ１
８，Ｑ１９が設けられる。上記ＭＯＳＦＥＴのうち、Ｐ
チャンネルＭＯＳＦＥＴＱ１７とＱ１９は、そのゲート
が定常的に負の電圧端子−Ｖに接続されることによっ
て、抵抗素子として作用し、ＮチャンネルＭＯＳＦＥＴ
Ｑ１６とＱ１８は、そのゲートが定常的に正の電圧端子
＋Ｖに接続されることによって、抵抗素子として作用す
る。

また、出力の低オフセット電圧化のために、次のバイア
ス回路により形成されるバイアス電流に基づいて上記各
定電流ＭＯＳＦＥＴＱ１１〜Ｑ１５による定電流が形成
される。

ここで、バイアス回路により形成されるバイアス電流を
Ｉｂとし、定電流Ｉｏ＝α１・Ｉｂ、定電流ＩQ14＝α
２・Ｉｂ、定電流ＩQ15＝α３・Ｉｂに設定し、無信号
時におけるＰチャンネルＭＯＳＦＥＴＱ_１とＮチャンネ
ルＭＯＳＦＥＴＱ２に流れる電流をＩｐとＩｎとする
と、これらの電流ＩｐとＩｎは、次のように表される。

オフセット電圧を零にするためには、上記電流ＩｐとＩ
ｎを等しくすればよい。このための条件は、次式(6)に
より表される。

式(6)の右(下)辺を電源電圧、しきい値電圧に依存しな
い定数にできれば、オフセット零の条件は、電源電圧、
しきい値電圧に依存しないようにできる。そこで、バイ
アス回路を式(6)の右辺の形で構成するものである。

すなわち、差動部におけるＭＯＳＦＥＴＱ４に対応され
たＭＯＳＦＥＴＱＢ１と、ＭＯＳＦＥＴＱ８に対応され
たＭＯＳＦＥＴＱＢ２と、ＭＯＳＦＥＴＱ１０に対応さ
れたＭＯＳＦＥＴＱＢ３とと、それにＮチャンネルＭＯ
ＳＦＥＴＱＢ４を直列接続して、バイアス電流Ｉｂを形
成するものである。上記ＭＯＳＦＥＴＱＢ４は、Ｎチャ
ンネル型の定電流ＭＯＳＦＥＴＱ１１〜Ｑ１３及びＱ１
５と電流ミラー接続される。また、ＰチャンネルＭＯＳ
ＦＥＴＱＢ１は、Ｐチャンネル型の定電流ＭＯＳＦＥＴ
Ｑ１４と電流ミラー接続される。

ここで、オフセット零を現実するため、バイアス電流Ｉ
ｂは、次式(7)のように設定される。

このようにバイアス電流Ｉｂの設定によって、上記電流
Ｉｂ＝Ｉｎとするための条件は、次式(8)により求めら
れる。

式(8)から明らかなように、ＭＯＳＦＥＴのサイズ比に
より、ほゞオフセット電圧を零に設定することが可能と
される。

この実施例では、特に制限されないが、増幅動作を行わ
ないとき、その消費電流を削減するために、次のバワー
ダウン用のスイッチＭＯＳＦＥＴが付加される。上記バ
イアス回路には、ＮチャンネルＭＯＳＦＥＴＱ２０が直
列に挿入され、このＭＯＳＦＥＴＱ２０は制御信号
のロウレベルによりオフ状態にされる。また、出力ＭＯ
ＳＦＥＴＱ１とＱ２のゲートとソースの間には、制御信
号ＰＤのロウレベルによりオン状態にされるＰチャンネ
ルＭＯＳＦＥＴＱ２３と、制御信号ＰＤのハイレベルに
よりオン状態にされるＮチャンネルＭＯＳＦＥＴＱ２４
がそれぞれ設けられる。これらのＭＯＳＦＥＴＱ２３と
Ｑ２４のオン状態によって出力ＭＯＳＦＥＴＱ１とＱ２
のソース，ゲート間が短絡される結果、出力ＭＯＳＦＥ
ＴＱ１とＱ２は共にオフ状態にされる。上記制御信号
は、パワーダウンモードのときにロウレベルにされ、
ＰＤはハイレベルにされる。これにより、パワーダウン
モードのとき、差動増幅部、バイアス回路、レベルシフ
ト回路及び出力回路の各回路において消費される直流電
流が零にできる。

〔効果〕

(1)第１導電型の差動ＭＯＳＦＥＴのドレイン出力を、
そのゲートがソース，ドレインと逆導電型の不純物が導
入されることによって大きなしきい値電圧を持つように
された電流ミラー形態の第２導電型の増幅ＭＯＳＦＥＴ
を介して出力させることにより、その出力振幅を大きく
できる。これにより、コンプリメンタリプッシプル出力
ＭＯＳＦＥＴに対する振り込み電圧を大きくできるた
め、比較的小さな抵抗値の直流負荷に対して大きな出力
電圧を供給することができるという効果が得られる。

(2)信号振幅を大きくするために、そのソース，ドレイ
ンと逆導電型の不純物が導入されたゲート電極を持つＭ
ＯＳＦＥＴを用いるものであるので、上記ゲート電極
は、それと逆導電型のＭＯＳＦＥＴのゲート電極と同じ
工程により形成することができる。これによって、例え
ば、高いしきい値電圧を持つＭＯＳＦＥＴを形成するた
めに、そのチャンネル領域にイオン打ち込みによる不純
物導入を行ったり、基板バイアス効果を利用する方法に
比べて、その工数を増加させることなく、上記信号振幅
を増大させることができるという効果が得られる。

(3)上記出力ＭＯＳＦＥＴに対する振り込み電圧の増大
によって、比較的低抵抗値を持つ、例えばスピーカ、ト
ランス等を直接駆動できる。これにより、これらの負荷
を駆動するためのバッファアンプが不用となり、外部部
品点数を削減できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、差動増幅回路
において、電源リップル除去率を高くするために、電流
ミラー形態のＭＯＳＦＥＴ７，Ｑ８のゲートと回路の接
地電位点との間にキャパシタを設ける等のような付加的
な回路を設けるものであってもよい。また、各ＭＯＳＦ
ＥＴの導電型は、使用する電源電圧の極性に応じて、上
記第１図の回路において全て逆に構成してもよい。バイ
アス回路は、定電流を形成するとともに電流ミラー回路
によって差動増幅回路やレベルシフト回路にバイアス電
流を供給するものであれば何であってもよい。

〔利用分野〕

この発明は、ＭＯＳ増幅出力回路として、例えばディジ
タル電話交換装置に使用されるコーダ／デコーダ（ＣＯ
ＤＥＣ）に内蔵されるＭＯＳ増幅出力回路等に広く利用
できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、 第２図は、従来技術の一例を示すＭＯＳ増幅出力回路の
回路図である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１導電型の差動ＭＯＳＦＥＴＱ５，Ｑ６
   と、これら差動ＭＯＳＦＥＴＱ５，Ｑ６のドレイン出力
   がソースに供給され、そのゲートがソース，ドレインと
   逆導電型の不純物が導入されたゲート電極から成り、電
   流ミラー形態にされた第２導電型のＭＯＳＦＥＴＱ７，
   Ｑ８と、上記ＭＯＳＦＥＴＱ５，Ｑ６の共通ソース及び
   上記ＭＯＳＦＥＴＱ７，Ｑ８のドレインにそれぞれ設け
   られた定電流源回路と、上記ＭＯＳＦＥＴＱ７，Ｑ８の
   うち、出力側ＭＯＳＦＥＴのドレイン出力をそれぞれレ
   ベルシフトするレベルシフト回路と、これらのレベルシ
   フト回路を通した出力電圧により駆動されるコンプリメ
   ンタリプッシュプル形態の出力ＭＯＳＦＥＴＱ１とＱ２
   とを含むことを特徴とするＭＯＳ増幅出力回路。
2. 【請求項２】上記レベルシフト回路は、それぞれ上記Ｍ
   ＯＳＦＥＴＱ７，Ｑ８と類似のＭＯＳＦＥＴと定電流源
   回路とからなる第１のソースフォロワ回路と、差動ＭＯ
   ＳＦＥＴＱ５，Ｑ６と類似のＭＯＳＦＥＴと定電流源回
   路とからなる第２のソーフフォロワ回路により構成され
   るものであることを特徴とする特許請求の範囲第１項記
   載のＭＯＳ増幅出力回路。
3. 【請求項３】上記各定電流回路は、上記差動ＭＯＳＦＥ
   ＴＱ５又はＱ６と類似のＭＯＳＦＥＴＱＢ３、ＭＯＳＦ
   ＥＴＱ７又はＱ８と類似のＭＯＳＦＥＴＱＢ２、差動Ｍ
   ＯＳＦＥＴＱ５，Ｑ６のドレインに設けられる第２導電
   型の負荷ＭＯＳＦＥＴと類似のＭＯＳＦＥＴＱＢ１及び
   定電流源回路を構成する第１導電型のＭＯＳＦＥＴと類
   似のＭＯＳＦＥＴＱＢ４とが直列接続されたバイアス回
   路により形成されるバイアス電流に従った定電流を形成
   するものであることを特徴とする特許請求の範囲第１又
   は第２項記載のＭＯＳ増幅出力回路。