JPH0638609B2

JPH0638609B2 - データパケツトソータ

Info

Publication number: JPH0638609B2
Application number: JP61102227A
Authority: JP
Inventors: ブラフマーチン; ジェーンフラッチィマイケル
Original assignee: アメリカンテレフオンアンドテレグラフカムパニ−
Priority date: 1985-05-06
Filing date: 1986-05-06
Publication date: 1994-05-18
Anticipated expiration: 2009-05-18
Also published as: EP0201252B1; KR910003243B1; JPS61260742A; EP0201252A3; KR860009566A; EP0201252A2; DE3681756D1; US4644533A; CA1252870A

Description

【発明の詳細な説明】技術分野本発明はパケツト交換網、より詳細には２つのパケツト
スイツチノードを通信トランクを通じて相互接続す
るためのトランク回路に関する。

発明の背景対話型端末及び他のデータデバイスは、通常、情報を
間欠的にバーストにて送信する。幾つかのローカルエ
リアネツトワーク（ＬＡＮ）を含むパケツト交換シス
テムはデータバスを通じて互いに接続された異なるデ
ータデバイス間の効率的な通信を行なうが、これはバ
ーストデータ伝送を短なデータパケツトに分解し、
幾つかの異なるデータデバイスからのデータパケツト
をこのデータバス上に互いに多重化することによつて
達成される。パケツト交換システムの位置は、通常、ノ
ードと呼ばれる。ノード間のデータ通信が必要な場合、
ノードを相互接続するプライベートあるいは公共設備
（トランク）にパケツトノードをインタフエースする
ためにトランク回路が使用される。低速データトランク
を介して広帯域ノードをインタフエースするためのトラ
ンク回路あるいはモジユールの設計には、特に対話型デ
ータトツセージに関して、トランク上の関連する待ち
行列遅延について考慮することが必要である。１つの周
知の構成においては、短かな会話型データメツセージに
長いデータメツセージより高い優先度を与える待ち行
列規律が使用される。（これに関してはA.G.フレーザー
（A.G.Fraser）及びS.P.モーガン（S.P.Morgan）によっ
て、ＡＴ＆Ｔベルラボラトリーステクニカルジヤ
ーナル（ＡＴ＆ＴBell Laboratories technical Journa
l）、1984年、６月−８月号、Vol.63、NO.６、パート２
に記載の論文〔データトラヒツクタイプを混合する
ための待ち行列とフレーム化規律（Queueing and Frami
ng Disciplines For a Mixture of Data Traffic Type
s）〕を参照すること）。しかし、この構成はトランク
回路の個々のデータチヤネルに対して別個のデータ待
ち行列を必要とする。トランク回路のコストを押えるた
めにこれら待ち行列はハートウエア回路でなくソフトウ
エアによつて実現される。

発明の概要本発明によると、トランク回路パケツトソータはトラ
ンク回路の全てのデータチヤネルに対して唯一の高優
先度待ち行列（ＨＰＱ）メモリ及び唯一の低優先度待ち
行列（ＬＰＱ）メモリを使用し、また個々のデータチ
ヤネルに対して１つの別個のＬＰＱカウンタを使用す
る。個々のＬＰＱチヤネルカウンタは関連するチヤネ
ルからＬＰＱメモリ内に格納されるデータの記録を取
る。パケツトソータはデータパケツトをサイズに従つ
て分類する。個々のデータチヤネルからの所定の長さ
より短かい小さなデータパケツトはそのデータチヤ
ネルと関連するＬＰＱカウンタがゼロのときにのみＨＰ
Ｑメモリ内に格納されるよう分類される。つまり、チヤ
ネルからの小さなデータパケツトはそのチヤネルから
のデータがＬＰＱメモリ内に存在しないときにのみＨＰ
Ｑメモリ内に格納される。ゼロ以外のＬＰＱチヤネル
カウントを持つ小さなデータパケツトはＬＰＱメモリ
内に格納される。これは同一チヤネルからのデータパ
ケツトが順番に伝送されることを保証する。

パケツトソータはトランク設備を通じてのノード間デ
ータ伝送を可能とするトランク回路の部分を構成する。
トランク回路はＨＰＱメモリからの全てのデータパケ
ツトを伝送した後にはじめてＬＰＱメモリからのデータ
パケツトの伝送を行なう。データパケツトは一緒に
トランク設備を通じて伝送するためのデータフレーム
にグループ化される。

実施例の説明本発明の特徴及び動作は図面を参照しての以下の詳細な
説明から一層明白となるものである。

第１図はノード１０１とノード１０２をノード間トラン
ク設備１０３にインタフエースするのに使用されるトラ
ンク回路の一例としての用途を図解する。ノード１０１
及び１０２はパケツト交換システム、より詳細にはノー
ド、集信装置及びデバイス（例えば、端末、コンピユー
タ、作業端末、ホストプリンタ等）を相互接続するロ
ーカルエリアネツトワーク（ＬＡＮ）であり得る。
このＬＡＮに関しては、ＩＥＥＥコミユニケーシヨン
マガジン（IEEE Communication Magazine）、1984年、
８月号、Vol.22、NO.８にアンソニーＳ．アカンポラ（A
nthony S.Acampora）及びマイケルＧ．ハルキー（Micha
el G. Hluchyj）によつて発表の論文〔集中バスを使用
する新しいローカルエリアネツトワークアーキテク
チユア（A New Local Area Network Architecture Usin
g A Centralized Bus）〕において説明されている。

第１図に示されるごとく、ノードはクロツクモジユー
ル１０４、スイツチモジユール１０５、制御モジユー
ル１０６、デバイスインタフエースモジユール１０７
及び（トランク回路とも呼ばれる）トランクインタフ
エースモジユール１０８並びに送信バス、同報通信バ
ス、及び回線争奪バスを含む。クロツクモジユール１
０４はシステムタイミングに責任を持ち、スイツチ
モジユール１０５は制御モジユール１０６の制御下でデ
ータソースアドレスをデータ着信先アドレスに翻訳
する。回線争奪バスはインタフエースモジユール（１
０７、１０８）によつてタイムスロツト多重送信バスに
対するアクセスを得るために使用される。送信バス及び
同報通信バスはそれぞれパケツトの送信及び受信に使用
される。インタフエースモジユールによつて送信バス
上に置かれる個々のソータパケツト１１０の見出しは
モジユール番号に続くチヤネル番号から構成されるソー
スアドレスを含む。モジユール番号は送信を行なつて
いるインタフエースモジユールを一意に同定し、チヤ
ネル番号はこのモジユールを通過する各種の異なる通話
を区別するのに使用される。

第１図に示されるごとく、送信バス上に置かれる個々の
パケツトはスイツチモジユール１０５によつて取られ
る。スイツチモジユール１０５はソースモジユール
番号及びソースチヤネル番号を着信先パケツト１１１
の着信先モジユール番号及び着信先チヤネル番号に翻訳
する。この翻訳は呼設定予備手順によつて達成される。
パケツトは次に同報通信バス上に再送信され、ここから
指定着信先モジユールによつて受信される。こうして仮
想回路トランスポート機構が実現される。ここでノード
１０１の所の共通制御プロセツサ１０６は呼の設定、呼
の切断並びに必要な保守及び監督機能を遂行する。

ノード１０１のデバイス１１４からのノード１０２のデ
バイス１１３へのデータ伝送を仮定する。ユーザはデバ
イス１１４にデータを入力する。このデータはデバイス
インタフエースモジユール１０７に伝送され、ここ
で、送信バスへの伝送時間の争奪を行なう。デバイス１
１４が伝送の機会を得ると、これはソースパケツト１
１０を送信バスを通じてスイツチ１０５に送信する。ス
イツチ１０５はソースモジユールアドレス及びチヤ
ネル番号をトランク回路１０８のアドレス及び新たなチ
ヤネル番号に翻訳する。トランク回路１０８は指定のチ
ヤネルを通じてこのデータパケツトを受信するのと同
時に他のチヤネル上に他のデータパケツトを受信す
る。本発明によると、トランク回路１０８はトランク設
備１０３を通じてノード１０２に伝送を行なうためにこ
れらデータパケツトを結合する。ノード１０２におい
て、これらデータパケツトはもう１つのトランク回路
１１２によつて受信される。前述と同様の方法によつ
て、トランク回路１１２はノード１０２の回路１１５を
介してこのデータをデバイス１１３に伝送する。ノード
１０１のデバイス１１４の所のユーザが送信を終了する
と、制御モジユール１０６に信号が送くられる。制御モ
ジユール１０６はスイツチモジユール１０５に接続を
切断するように通知し、また制御モジユール１０６はノ
ード１０２の制御モジユールにも接続を切断するように
通知する。

ノード１０１と１０２の間の伝送速度は採用されるトラ
ンク設備１０３のタイプに依存する。トランク設備１０
３が、例えば、デジタルデータシステム（ＤＤＳ）
トランクのような低速データ設備であるときは、効率的
なデータの伝送にはトランク回路１０８、１１２に効率
的な待ち行列規律を使用することが必要である。これは
デバイスが対話型“バースト”タイプのデータを使用し
て通信する場合、例えば、端末がコンピュータと通信す
る場合に特に重要である。以下のパラグラフにおいて説
明されるごとく、本発明はトランクの負荷が非常に高い
場合でも混合されたデータタイプに対する遅延要件が
満足されるように対話型メツセージをバルクメツセー
ジデータ（例えば、フアイル伝送）より優先させ、バ
ルクメツセージデータの間に散在させることを保証
する待ち行列規律を使用する。

以下の説明において、要素に参照番号が与えられている
場合、この参照番号の最初の数字はこの要素が最初に示
される図面の番号を示す。つまり、例えば、メモリ２０
３は第２図に最初に示されていることを意味する。

第２図はトランク回路１０８の機能ブロツク図を示す。
インタフエース２０１は、周知の方法にて、トランク回
路１０８を送信バスＴＢＵＳ及び争奪バス並びに第１図
に示される同報通信バスＢＢＵＳにインタフエースす
る。

トランク回路１０８の各種の位置の所のデータフオー
マツトが第３図に示される。フオーマツト３０１によつ
て示される同報通信バスＢＢＵＳ上のデータパケツト
はモジユール番号、チヤネル番号及び１６個のデータ封
筒を含む。データパケツト３０１のモジユール番号が
トランク回路１０８にデータパケツトを受信するよう
に指定すると、バスインタフエース２０１はそのデー
タパケツトに関するパリテイ検査を行なう。データ
パケツトにエラーが存在しない場合は、フオーマツト３
０２によつて示されるごとく、インタフエース２０１は
モジユール番号をもぎとり、全てのゼロデータ封筒を
除去し、そしてデータパケツトの終端を示す１個のゼ
ロ封筒を附加する。

第４図はデータパケツトソータ２０２の動作を示
す。データパケツトソータ回路２０２はステツプ４
００においてデータパケツトを受信し、ステツプ４０
１において受信されたデータパケツト内のデータ封筒
の数を所定のサイズＮに対して比較する。１つのデータ
パケツトは１つのチヤネルのみからのデータを含む。
受信されたデータパケツト内のデータ封筒の数がＮよ
りも小さい場合は、ステツプ４０２において受信された
データパケツトと関連するチヤネル番号に対するＬＰ
Ｑチヤネルパケツトカウンタがゼロカウントであ
るかチエツクされる。ＬＰＱチヤネルパケツトカウ
ンタ２０５がゼロである場合は、ステツプ４０３におい
て、データパケツトがＨＰＱメモリ２０４に書込まれ
る。しかし、データパケツトがＮ以下であり、ＬＰＱ
チヤネルパケツトカウント２０５がゼロでない場合
は、これはステツプ４０４においてＬＰＱメモリに書込
まれ、ステツプ４０５においてＬＰＱパケツトカウン
タが増分される。最後に、データパケツトがＮ個あるい
はこれ以上のバイトを持つときは、これはステツプ４０
４においてＬＰＱに格納され、ステツプ４０５において
ＬＰＱチヤネルカウンタ２０５が増分される。

本発明によるデータソータはあるチヤネルからの全て
の新たなデータがそのチヤネルからの任意のデータがＬ
ＰＱメモリ内に格納されるかぎりＬＰＱに向かうという
ことを条件に、１つのチヤネルからのデータがＬＰＱメ
モリ及びＨＰＱメモリの両方に存在する場合でも個々の
チヤネル内のデータシーケンスを維持する。ＬＰＱメ
モリ２０３及びＨＰＱメモリ２０４は両方とも任意の周
知の各種の先入れ先出し（ＦＩＦＯ）タイプのメモリチ
ツプを使用して実現できる。ＨＰＱメモリ２０４はより
短かなデータメツセージを保持するためＬＰＱメモリ
２０３よりかなり小さなサイズとされる。

送信制御回路２０６はＬＰＱメモリ２０３及びＨＰＱメ
モリ２０４からデータパケツトを読出し、これらをチ
ヤネルフレーム化回路内で組立てる。第５図はこの動
作を流れ図にて示す。ステツプ５００において送信制御
回路２０６が始動されると、これはステツプ５０１にお
いて、ＨＰＱメモリ２０４が空であるか、つまり、この
中にデータパケツトが存在しないかチエツクする。Ｈ
ＰＱメモリ２０４が空でない場合は、ステツプ５０２に
おいて、データパケツトが読み出され、このプロセス
（５００、５０１、５０２）が全てのデータパケツト
が読み出されるまで継続される。ＨＰＱメモリ２０４が
空の時は、ステツプ５０３において、ＬＰＱメモリ２３
０がチエツクされる。ＬＰＱメモリが空の時は送信制御
回路２０６は始動位置５００に戻どり、ＬＰＱメモリあ
るいはＨＰＱメモリのいずれかが空でないかぎりステツ
プ５００、５０１及び５０３が反復される。

ＬＰＱメモリ２０３がデータパケツトを持つときは、
これらはステツプ５０４において一度に１個づつ読み出
され、ステツプ５０５において、このデータパケツト
と関連するＬＰＱパーチヤネルカウンタが減分され
る。その後、制御はステツプ５００に戻どり、次にステ
ツプ５０１において、ＨＰＱメモリが再びチエツクされ
る。こうして、ＨＰＱメモリ２０４の高優先度データ
パケツトがＬＰＱメモリ２０３の低優先度データパケ
ツトの前に伝送されることを保証するためにステツプ５
０５におけるＬＰＱメモリの個々の読出しの後にステツ
プ５０１において、ＨＰＱメモリ２０４がチエツクされ
る。

ＨＰＱメモリが空である場合は、ステツプ５００、５０
１、５０３、５０４及び５０５のシーケンスが全てのデ
ータパケツトがＬＰＱメモリ２０３から読み出される
まで継続される。送信制御回路２０６がＬＰＱメモリ２
０３からデータパケツトを読み出している最中に空の
ＨＰＱメモリ２０４に新たなデータパケツトが到達す
ると、これはＬＰＱメモリ２０３からのデータパケツ
トの読み出しを完結させ、次にＨＰＱメモリ２０４の処
理を開始し、ＨＰＱメモリ２０４が空になるまでこの処
理を継続する。送信制御回路２０６はチヤネルフレー
ム化装置２０７を含む。フレーム化装置２０７はＬＰＱ
メモリ及びＨＰＱメモリからデータパケツトを受信
し、これらを普遍同期非同期受信送信回路（ＵＳＡＲ
Ｔ）２０８に伝送するためのデータフレームにフオーマ
ツト化する。ＵＳＡＲＴはこのデータフレームをトラ
ンク設備１０３に送信する。

トランク回路のためのチヤネルのフレーム化には周知の
任意のフオーマツトを使用することができる。ここに開
示のトランク回路は混合フレームを使用する。つまり、
ＬＰＱデータパケツトとＨＰＱデータパケツトが１
つのフレームに互いに混合される。完全なパケツトが送
信されたバイトの総数がある最大値を越えるまでトラン
クを通じて送信される。フレームがＨＰＱからのデータ
を含むか否かによつて異なる最大フレーム長を指定する
ことができる（例えば、ＬＰＱパケツトのみを含むフレ
ームに対しては、２５６バイトを最大値とし、１つある
いは複数のＨＰＱパケツトを含むフレームに対しては６
４バイトを最大値とする）。

３０３において示されるごとく、ＨＰＱメモリ２０４か
ら個々のデータパケツトが読み出されるたびに、デー
タバイト（HPQ1-HPQJ）がカウントされ、３０４のデ
ータパケツトＰＫ１を形成するためにチヤネル番号
（チヤネルＢ）及びパケツト長（長さＢ）とともにパツ
ケージ化される。同様に、ＬＰＱメモリ２０３から個々
のデータパケツトが読み出されるたびに、データバ
イト（ＬＰＱ１−ＬＰＱＫ）がカウントされ、３０４の
データパケツトＰＫ２を形成するためにチヤネル番号
（チヤネルＡ）及びパケツト長（長さＡ）とともにパツ
ケージ化される。ここではデータパケツトが８ビツト
のデータバイトを含むものとして説明されたが、一般的
には、データパケツトは任意のビツト長のデータ封筒
を含むことができる。

３０４に示されるごとく、データパケツトＰＫ１−Ｐ
ＫＺは３０５のデータフレーム（フレームＹ）を形成
するために標識、状態、及びエラー検出コードＣＲＣと
一緒に組立てられる。データパケツトＰＫ１−ＰＫＮ
及びデータフレームＹ−１、Ｙ、Ｙ＋１の長さが異な
ることに注意する。データフレーム長はシステム効率
及び遅延特性に応じて前もつて決定される。一般的に
は、長いフレームは効率を向上させ、短いフレームはフ
レーム遅延を減少させる。本発明によるトランク回路に
は分類フレーム化規律を使用することもできる。この方
法においては、ＬＰＱデータパケツトとＨＰＱデータ
パケツトを結合してフレームが形成することは許され
るが、ＬＰＱデータパケツトをＨＰＱデータパケツ
トを含むフレームに加えることは禁止される。

第２図に示されるように、トランク回路（第６図）の送
信部分はパケツトソータ２０２、ＬＰＱメモリ２０
３、ＨＰＱメモリ２０４、及び送信コントローラ２０６
を含む。第６図に示されるごとく、パケツトソータ２
０２はパーチヤネルカウンタ２０５及びメモリソ
ート化論理２１６を含むが、これはパケツトソータ２
０２内のパーチヤネルカウンタ２０５でない部分か
ら構成される。第６図において、送信コントローラ２０
６は制御回路６２４、チヤネルフレーム化装置２０７
及び各種のレジスタを含む。

トランク１０８の残りの詳細は第２図、第３図及び第６
図と関連して行なわれる。同報通信バス（ＢＢＵＳ）を
通じて到着するデータパケツトはバスインタフエー
ス２０１に直列にロードされ、次にデータ書込みＷＲ信
号を使用してリードＤ０−Ｄ８を通じてバツフア６０１
内にロードされる。データパケツト３０２がバツフア
６０１にロードされると、このデータパケツト内の封
筒の数を計算するために長さカウンタ６０２が増分され
る。データパケツトが完全に受信されると、長さカウ
ンタ６０２の内容が長さレジスタ６０３に転送され、長
さカウンタ６０２が次にデータパケツトのために準備
される。

この時点において、パケツト内の最初のデータバイ
ト、つまり、３０２のチヤネル番号が同時にバツフア６
０１からデータレジスタ６０４、そしてチヤネルカ
ウンタ６０５へと伝送される。パケツト終端回路６２３
はバツフア６０１内のデータバイトがデータパケツト
を分離するゼロバイトであるか検出する。ゼロバイ
トが格納されるのを防ぐためにゼロ信号が送信制御回路
２０６に送信される。

この時点において、パケツトソータはこのパケツトを
どちらのメモリ（ＬＰＱあるいはＨＰＱ）に方路すべき
か決定する。これを行なうためには、最初に、長さレジ
スタ６０３の内容ＬＥＮが比較器６０６内で装置６１５
内に設定された所定のいき値Ｘに対して比較される。い
き値Ｘはデイプスイツチを使用して設定することがで
きる。長さレジスタ６０３の内容ＬＥＮがいき値Ｘ以下
である場合は、データパケツトサイズフリツプフ
ロツプ６０７内にこの指標がセツトされる。フリツプフ
ロツプ６０７からの信号ＳＭＬは小さなデータパケツ
トが受信されたことを示す。同時に、チヤネルカウン
タ６０５内のチヤネル番号がパーチヤネルカウント
メモリ６０８内の特定の位置をアドレスするために使用
される。メモリ６０８はデータパケツトの個々の可能
なチヤネル番号のためのカウントと格納するための位置
を持つ。特定のチヤネル番号に対してＬＰＱメモリ内に
格納されたパケツトの数を含むアドレスされたメモリ位
置の内容はＤカウンタ６０９に転送される。カウンタ６
０９はカウンタ値が最大（例えば、２５５）であること
を示す信号ＦＣＮＴ及びカウンタ値が０であることを示
す信号ＦＣＮＴ及びカウンタ値が０であることを示す信
号ＺＣＮＴを出力する。

ゲート６１１は３つの信号に応答してＨＰＱメモリ２０
４にデータパケツトロード信号ＨＰＬを提供する。
この３つの信号には、ＬＰＱメモリのそのチヤネルに対
するゼロカウント信号（ＺＣＮＴ）；小さなデータパ
ケツトが受信されたことを示す信号ＳＭＬ；及び高優先
度待ち行列２０４が一杯でないことを示す信号ＨＰＬ^＊
が含まれる。この３つの条件が満足されると、ＡＮＤゲ
ート６１１はデータレジスタ６０４からのデータを高
優先度待ち行列２０４にロードするためにロード信号Ｈ
ＰＬを生成する。ロード信号ＨＰＬが生成されない場合
は、データはＨＰＱメモリ２０４内にロードされず、ト
ランク回路１０８はそのデータをＬＰＱ２０３にロード
すべきか破棄すべきかを決定する。ロード信号ＨＰＬが
論理０のときは、インバータ６１５はＡＮＤゲート６１
４を起動する。

この時点において、カウント６０９からの第２メモリ
フルチヤネル信号ＦＣＮＴはそのチヤネル番号のパー
チヤネルカウントが最大値２５５であるか否かを示
す。カウントが２５５であるときは、信号ＦＣＮＴはＮ
ＯＲゲート６１３を介してゲート６１４がＬＰＱメモリ
２０３に対してロード信号ＬＰＬを生成することを抑止
する。このため、このチヤネル番号に対するそれ以上の
データは低優先度待ち行列２０３に受け入れられなくな
る。従つて、信号ＦＣＮＴはそのチヤネル番号からのデ
ータが低優先度待ち行列２０３内に書込まれるのを抑止
し、そのデータパケツトは破棄される。これはデータ
レジスタ６０４内でバツフア６０１からの次のデータ
語を上に書込まれることによつて破棄されることに注意
する。

そのチヤネル番号に対するフルカウントＦＣＮＴが到
達しない場合は、低優先度待ち行列２０３からの高水準
信号ＨＷＭがチエツクされる。このＨＷＭ信号はＬＰＱ
メモリ２０３がほぼ満杯であり、従つて、ＬＰＱ２０３
に新たなデータパケツトを書込むべきでないことを示
す。ＨＷＭ信号がセツトされる（論理１にされる）と、
トランク回路１０８は全ての新たなチヤネル番号に対し
て到達する新たなデータパケツトを破棄する。そのチ
ヤネルに対するゼロカウント信号ＺＣＮＴが論理１で
あるときに新たなチヤネル番号が決定されることに注意
する。従つて、ＺＣＮＴ及びＨＷＭが両方とも論理１で
あり、それぞれ新たなチヤネル及びほぼ満杯であるＬＰ
Ｑメモリ２０３を示すと、ＡＮＤゲート６１２が起動さ
れ信号がＮＯＲゲート６１３に通過される。ＮＯＲゲー
ト６１３はゲート６１４がロード信号ＬＰＬを生成する
のを抑止する。そのデータパケツトが新たなチヤネル
からのものでないときは、信号ＺＣＮＴは論理１でな
い。結果として、ＡＮＤゲート６１４がゲート６１２、
６１３によつて起動され、ロード信号ＬＰＬが生成さ
れ、データパケツトがＬＰＱメモリ２０３にロードされ
る。

データパケツトがＬＰＱメモリ２０３にロードされる
と、送信制御回路２０６は信号ＩＣＮＴを生成する。こ
の信号を受信するとチヤネルカウンタ６０５はそのデ
ータパケツトと関連するチヤネル番号に対するカウン
トを増分する。データパケツトがＬＰＱメモリ２０３
から除去されると、対応するチヤネル番号が送信レジス
タ６１９からチヤネルカウンタ６０５にロードされ、
送信制御回路２０６が信号ＤＣＮＴを生成する。この信
号はカウンタ６０５内のそのチヤネル番号に対するカウ
ントを減分する。

メモリＬＰＱ及びＨＰＱはそれぞれ状態レジスタ６１７
及び６１８を持つが、これは個々のメモリの状態を示
す。ＨＰＱメモリ２０４のレジスタ６１８は出力準備完
了信号ＯＲＨ及び新データパケツト存在信号ＮＰＡＨ
を生成する。同様に、ＬＰＱメモリ２０３のレジスタ６
１７は出力準備完了信号ＯＲＬ及び新データパケツト
準備完了信号ＮＰＡＬを生成する。信号ＯＲＬが論理１
であるときは、これはデータパケツトが存在すること
を示し、送信制御回路２０６はデータをＨＰＱメモリ２
０４から高待ち行列ＨＱレジスタ６２１に読み出し、後
にＵＳＡＲＴ２０８に伝送するために送信レジスタ６１
９に伝送する。信号ＯＲＨが論理１でない場合は、送信
制御回路２０６は信号ＱＲＬの状態を調べる。信号ＯＲ
Ｌが論理１のときは、データがＬＰＱメモリ２０３から
低優先度待ち行列ＬＱレジスタ６２２に読み出され、送
信レジスタ６１９に伝送される。

送信制御回路２０６は新たなパケツト信号ＮＰＡＨが受
信されるまでＬＰＱメモリ２０６からのデータの読み出
しを継続する。ＮＰＡＨ信号は新たなデータパケツト
がＨＰＱメモリ２０４内に到着し、伝送の準備が完了し
たことを示す。第５図との関連において前述されたごと
く、ＨＰＱメモリ２０４内のデータパケツトはＬＰＱメ
モリ２０３内のデータパケツトより優先される。従つ
て、ＬＰＱメモリ２０３からデータパケツトが送信さ
れると、直ちに、トランク制御回路２０６はＨＰＱメモ
リ２０４内の新たなデータパケツトの送信を行ない、
その後、ＬＰＱメモリ２０３からの次のデータパケツ
トの送信を継続する。

その後、第２図及び第３図との関連で前述したごとく、
送信制御回路２０６の周知の回路チヤネルフレーム化
装置２０７を使用して、データパケツトが３０３によ
つて示されるフオーマツトにされる。チヤネルフレー
ム化回路２０７は以下の状態が発生したときフレーム
サイズを確立する。つまり、ＬＰＱあるいはＨＰＱメモ
リの両方とも空のとき、ＨＰＱメモリが空のとき、ある
いはフレームが所定の長さに達したときにフレームサ
イズが確立される。フレームサイズを確立するために
他の状態の基準を使用できることは勿論である。データ
フレームはまたＵＡＳＲＴ２０８によつてＨＤＬＣあ
るいは他の標準フオーマツトにし、これを出力すること
もできる。データ封筒（３０３のＨＰＱ１、ＬＰＱ１…
等）が標準のバイトサイズ（つまり、８ビツト長）で
ないときは、送信制御回路２０６の部分としてバイト挿
入アルゴリズムが必要である。ＵＳＡＲＴ２０８は送信
制御回路２０６からデータフレームを一度に１バイト
づつ並列に受信し、このデータパケツトフレームを
標準インタフエース２１０を通じてトランク１０３に直
列に送信する。

第２図に示されるごとく、データはＵＳＡＲＴ２０８の
受信部分によつて受信される。ＵＳＡＲＴ２０８は標準
インタフエース２１０を介してトランク１０３からＤＨ
ＬＣフレームを受信し、１つのフレームが完全に受信さ
れると、ＵＳＡＲＴはそのフレームと関連するエラーが
存在するか否かを示す状態バイトを附加する。この状態
バイトが受信フレーム状態チエツク回路２１２によつて
調べられ、エラーが存在する場合は拒否信号ＲＥＪを生
成しこれを受信ＦＩＦＯ２１３に送信することによつて
そのフレームが破棄される。エラーが存在しない場合
は、受け入れＡＣＣ信号を生成し受信ＦＩＦＯ２１３に
送信することによつてそのフレームが受け入れられる。
次に、フレーム分解回路２１４がフレームをデータパ
ケツトに分解し、データをバスインタフエース回路２
０１とコンパテイブルなフオーマツトに変換する。基本
的には、フレーム分解回路２１４はパケツトの境界を決
定するためにフレームの長さ欄（例えば、フレーム３０
３を参照）を使用する。回路３１４はこの長さ欄を使用
してデータパケツトを分離し、次に個々のデータパ
ケツトにパケツトを分離するゼロ封筒を附加する。これ
ら分離されたデータパケツトは次にバスインタフエ
ース２０１を介してトランク回路１０８のＴＢＵＳに伝
送するために送信ＦＩＦＯ２１５にロードされる。

本発明の回路及び機能の幾らかあるいは全てを実現する
ために他の周知の回路を使用することも十分に考えられ
る。本発明によるメモリ回路は相補形金属酸化物半導体
（ＣＭＯＳ）技術を使用して実現されたが、任意の周知
の個別、ハイブリツドあるいは集積回路技術を使用する
他の実施態様も考えられる。これに加えて、トランク回
路内に提供される機能の大部分、特に、論理及びメモリ
回路はソフトウエアによつて、あるいはマイクロプロセ
ツサと関連するハードウエアを使用して実現することが
できる。最後に、本発明はトランクへのインタフエース
を行なうトランク回路内に使用されるものとして説明さ
れたが、本発明はより一般的には全てのタイプの通信回
線とともに使用できる。

本発明においては、低優先度待ち行列内に格納されたデ
ータパケツトの数がカウントされるが、より大胆に修
正された実施態様においては、低優先度待ち行列と高優
先度待ち行列の両方に格納されたデータパケツトの数
をカウントすることもできる。この場合、いずれかの待
ち行列からパケツトが除去されるたびに、そのカウント
が減分される。この結果、重負荷状態において、パケツ
トの待ち行列が存在するときに小さなデータパケツト
流を生成するデータソースが優先的にサービスを得る
ことが阻止される。

上に開示された事項は単に本発明を説明するものであ
り、本発明の精神及び範囲から逸脱することなく他の装
置あるいは方法を実現できることは当業者にとつて明白
である。

【図面の簡単な説明】

第１図はトランク設備をノードにインタフエースするた
めのトランク回路の用途を示す図；第２図はトランク回路のブロック図；第３図はトランク回路によつて使用されるデータフオ
ーマツトを示す図；第４図はトランク回路のパケツトソータの動作を図解
する流れ図；第５図はトランク回路のメモリ読出し動作を図解する流
れ図；そして第６図はトランク回路の送信部分のブロック図を示す。〔主要部分の符号の説明〕データパケツトソータ……２０２第１のメモリ……２０３格納装置……２１６カウント装置……２０５

Claims

【特許請求の範囲】

【請求項１】受信された多重チャンネルパケットデータ
流を通信回路にインターフェースするためのデータパケ
ットソータ（例えば、２０２）であって、予め定められたサイズ以上のサイズを有する受信された
多重チャンネルデータパケットをソートして第１のメモ
リ（例えば、２０３）に格納し、および予め定められた
サイズよりも小さいサイズを有する多重データパケット
をソートして関連するチャンネルカウンタがゼロでない
ことを表示する該カウンタからの信号に応動して該第１
のメモリに格納するためのソーティング手段（例えば、
２１６）と、受信された多重チャンネルパケットデータ流の各チャン
ネルと関連づけられるチャンネルカウンタを含み、該第
１のメモリに書き込まれた各データパケットについての
該関連するチャンネルカウンタを増分し、および該第１
のメモリから読み出された各データパケットについての
関連するチャンネルカウンタを減分することによって該
第１のメモリに書き込まれたデータパケットの数を各チ
ャンネルについてカウントするためのカウンタ手段（例
えば、２０５）とを含むデータパケットソータ。
【請求項２】特許請求の範囲第１項に記載のデータパケ
ットソータにおいて、該ソーティング手段が、該関連するチャンネルカウンタ
からのゼロカウント信号に応動して該予め定められたサ
イズより小さいサイズを有する該多重データパケットを
格納する手段を含むデータパケットソータ。
【請求項３】特許請求の範囲第２項に記載のデータパケ
ットソータにおいて、該カウンタ手段が、更に該第２のメモリに書き込まれる
全てのデータパケットのカウントをとり、及び各データ
パケットが該第２のメモリから読み出されるときに減分
するようになっているデータパケットソータ。