JPH063875B2 - 論理装置 - Google Patents

Description

【発明の詳細な説明】 本発明はプログラム可能論理配列（ＰＬＡ）に関する。
ＰＬＡは、より複雑化してきており、その多くは通常の
論理機能の一部分として配列の中にフィードバック機能
を用いている。フィードバックを利用するこれらの装置
は、出力回路に既知のフィードバック入力を提供する
為、非常に多数の論理サイクルを使用することを要する
ので、フィードバック及び入力回路の双方から配列へ入
る全ての入力信号を組合せることは既に知られている。

ＰＬＡのテスト方法は、装置の機能的性能の増加に伴い
さらに複雑化してきている。ＰＬＡのテスト方法は、２
つ存在している。第１の方法は、ＰＬＡ内のどのヒュー
ズが切れていて、どのヒューズが機能的に有効であるか
を識別してチェックする配列調査法である。このテスト
方法は、装置の論理機能が残らずテストされるわけでは
ないという固有の欠点を有している。第２のテスト方法
は、論理調査によるものでデータセットを入力に与え、
それからデータセットを変化させることによって出力を
チェックして装置全体を通して適正に論理が進行してい
るかを決定する。論理入力及び出力の数が増加するにつ
れ、装置の接続入力及び出力の数も増加するので、この
テスト方法では、論理を残らずテストする為に法外な時
間量をついやすようになってきた。さらに詳しくこの発
明の背景を研究する為には、１９８０年１月発行のエレ
クトロニックエンジニアリングの３７頁から４７頁に掲
載されるＴ．Ｌ．ラーソンその他による「フィールドプ
ログラム可能論理装置」を参照すると良い。

完全な論理テストを行う為に要するテスト時間を短縮す
る１つの方法は、既知のデータ高論理信号で作動するフ
ィードバック回路を装置の出力に予めセット（プリセッ
ト）しておくことである。故に、入力が配列内に与えら
れる時、フィードバック回路もまた高論理信号の型の既
知のデータを示す。第２の方法は、クリア機能を用いて
出力に低論理データを使いフィードバック回路を予めセ
ットしておくことである。これは本質的に機能的にプリ
セットしておくことで同じである。しかしながら、これ
らの方法にはある種の制約が存在する。

クリア機能の選択又は、高論理信号の選択による組合せ
は装置に追加のピンを加えることが必要となり、この為
に最適な解決法とはならない。更に、フィードバック回
路を有する出力の量によって、いくつかのフィードバッ
ク回路には選択的に高論理信号を用い、残りの回路に
は、低論理信号を使うことは、オペレーションのクリア
又はプリセットモードを使用する場合不可能である。

従って、本発明の目的は、完全な論理テストに要する時
間がかなり短縮されてテスト機能の特性が強化されたプ
ログラム可能な論理配列装置を提供することである。

本発明の第２の目的は、出力におけるフィードバック回
路が同数のピン接続を用いて、選択されたデータ信号を
予めロードすることが可能な選択可能なプリセット又
は、クリア機能を内蔵するプログラム可能論理配列装置
を提供することである。

簡単に言えば、本発明に従うプログラム可能論理配列
は、複数の入力配線、複数の出力配線、配列内のプログ
ラム可能な内部配線システム及びプログラム可能な内部
配線に対して追加の入力を提供する出力配線の１つに接
続される少なくとも１つのフィードバック回路を有し、
そのフィードバック回路が追加の入力である１つの出力
配線からフィードバック回路へテストプログラムで予め
選定されたデータビットを予めロードできる機能を有す
ることを特徴としている。

プリロード回路はプログラム可能な論理配列に強化され
たテスト性能を提供しており、このプリロード回路は、
信号入力接続、プリロード回路作動接続及びプログラム
可能論理装置のフィードバック回路の入力に対する少な
くとも１つの接続を有する。このプログラム可能な論理
回路の中では、プリロード回路が、テストプログラムに
よって選択されたデータビット信号をフィードバック回
路にセットする。

プリロード回路信号入力接続は通常、装置における配列
出力接続として働く。

プリロード回路作動接続は全ての配列の出力に共通であ
って配列にフィードバック信号を与える。

プリロード回路内のフィードバック回路に対する接続に
は、信号入力接続からのデータビットをフィードバック
回路内に含まれるラッチ又はレジスタに接続する機能の
回路が存在し、このデータビットを更にプログラム可能
論理配列装置の配列内のプログラムされた論理接続へと
接続させる。

更に、プログラム可能な論理配列内へ既知のフィードバ
ック入力を提供する方法は、フィードバック回路を有す
るプログラム可能論理配列の各々の出力を、選択された
高論理又は低論理状態にそれぞれセットし、次にプリロ
ード回路作動入力にパルスを与え、選択された高論理又
は低論理状態の信号をフィードバック回路内にロードさ
せる過程から成っている。

本発明は、フィードバック回路を有するプログラム可能
論理配列装置の各々の出力にそれぞれ選択された高論理
又は低論理信号を予めロードしておき、装置の入力に既
知のデータセットを送って装置の出力が所望のデータセ
ット出力となるかチェックすることによってプログラム
可能論理配列装置をテストする方法を提供する。

本発明の回路と結合するＰＬＡの為のテストプログラム
は配列にデータを入力する以前のプリロードを行う過程
で組みこまれる。この過程において、フィードバックラ
ッチ又はレジスタを有する各々の出力は、高論理又は低
論理状態のいずれかがセットされる。故に、第１のデー
タセットが配列に送られる時、配列へのフィードバック
入力を含めた全ての配列入力は既知である。

本発明のこれ以外の目的及び特徴は、以下図を参照した
説明を添付特許請求の範囲及び本発明に従ってプログラ
ム可能論理配列の一部として構成される回路を示す概略
図である添付図面を参考にして読むことによってさらに
よく理解できることと思う。

以下、図を参照し詳細に本発明を説明する。図を参照す
ると、本発明による回路が集積回路チェプ上に構成され
るものとして概略図で示されている。この図は、ＰＬＡ
の一部分を示すものであって配線１９，１７及び１８で
ＰＬＡに接続される。プリロード回路を装置の通常の機
能から絶縁する為に、ツェナーダイオード１３が使用さ
れている。出力ラッチ、レジスタ、又はバッファ信号
は、通常、配線１９に接続され、装置の出力２０と電気
的には共通している。配線２１は、プリロード回路を作
動させる接続であって、通常はツェナーダイオード１４
によってプリロード回路から絶縁されている。プリロー
ド回路出力１７及び１８は、ＰＬＡ出力のフィードバッ
ク回路に接続され、通常の論理オペレーションでは、回
路のオペレーションに全く影響を与えることはない。し
かしながら配線２１において例えば９ボルト位の充分に
高い電圧を与えられることでプリロード回路が作動され
ると、ツェナーダイオード１４は逆方向にブレークダウ
ンし、導通可能となり、これによって電圧ポテンシャル
は、ショットキーダイオード１６のカソード及びトラン
ジスタ１０のベースに伝達される。故に、ＰＬＡ出力と
２０で接続するツェナーダイオード１３の破壊が起こら
なくても、ツェナーダイオード１４を破壊するプリロー
ド回路作動信号が２１に与えられると、高電位信号が回
路を通って解読され、フィードバック接続１７に出力さ
れ、低電位信号が１８に現われる。これはトランジスタ
１１がオン状態になり接地されるからである。

しかしながら、高電位信号が２０に与えられる時、例え
ばツェナーダイオード１３を破壊し逆方向の導通が可能
となる９ボルトが与えられ、同時に２１からツェナーダ
イオード１４に逆方向の導通が可能な破壊をひきおこす
高電位信号が与えられると、接続１７及び１８の出力条
件は以下のような方法で逆転する。２０の接続がなされ
ることによって電圧ポテンシャルはツェナーダイオード
１３を通過するようになり、トランジスタ１２は導通す
るようになってトランジスタ１１のベースは低電位とな
り、トランジスタ１１はオフになる。ショットキーダイ
オード１６の短絡によってトランジスタ１０が接地され
る影響で接続１７は低電位となり接続１８は高電位とな
る。

例えばＰＬＡのレジスタのような出力回路は、配列と接
続され又、接続１９を通してプリロード回路に接続され
る。レジスタは、レジスタ回路の一方の入力への接続１
７及びもう一方への接続１８によってさらにプリロード
回路に接続されており、一方に高電圧信号が与えられも
う一方に低電圧信号が与えられる時にこの条件がフィー
ドバック回路に設定される。

先に引用したラーソンの論文は、ここに参考として示さ
れているが、彼の論文中の４５頁第７図では、本発明と
結合できる性能の典型的なＰＬＡが示されている。第２
図に上記ラーソンの論文に示された本発明が適用できる
ＰＬＡ回路を示す。図で３０は、プログラム可能なマト
リックスとＡＮＤ，ＯＲゲートとからなるＰＬＡ回路で
ある。３１はＰＬＡ回路の論理入力端であり、３３は１
ビットのレジスタでＤ−型フリップフロップで構成され
る。２０はレジスタ３３のＱ出力につながる論理出力
端、３４はレジスタ３３の出力からマトリックスに到
るフィードバック回路である。マトリックスは各交点に
ダイオード（図示せず）とフューズ（図示せず）で接続
され、このフューズを切断するかどうかで任意のマトリ
ックス接続をプログラムできる。従って、このマトリッ
クスとゲート素子とレジスタ３３とフィードバック回路
３４とによって特定の論理回路が構成される。その装置
の出力のうち４つの出力は、一時的に記憶された配列に
対するフィードバック入力を有するので一時的記憶され
たフィードバック入力を有する出力回路にそれぞれここ
で開示したプリロード回路が加えられた場合、これらの
４つの出力の各々は、独立してプリロードすることがで
きよう。

実際のオペレーションでは、ＰＬＡ回路に電圧が与えら
れると、出力は不可能となる。即ち、本実施例では高イ
ンピーダンス状態に設定され、出力操作で使われる電圧
の２倍のオーダーであるプリロードされたデータ信号か
ら出力回路を保護している。フィードバック回路に対し
望まれる入力が回路の出力２０に現われる。電圧レベル
は通常のＰＬＡ電圧より高く、ツェナーダイオード１３
において逆方向の電流の通過を可能とする為に充分な電
圧である。もし低い電圧条件であればダイオード１３を
電流は通過しない。複数のこのような回路に於て所望の
出力接続に高論理又は低論理信号を適正に与えることに
よって、種々の信号はフィードバック回路に与えられ
る。それぞれの出力電圧をセットすることによって、フ
ィードバック回路を有する装置の出力全てに共通である
プリロード回路作動接続２１は、各々のプリロード回路
内のツェナーダイオード１４に逆方向導通を可能にする
破壊をひきおこすのに充分な電圧のパルスが与えられ
る。これによって２０には所望のデータが設定され、プ
リロード回路を通過し１７及び１８で接続されてフィー
ドバック回路へ入力される。

配列へのフィードバック入力は、ここでロードされ、入
力データが入力に送りこまれ一方、出力が監視されて論
理オペレーションの確実な実行が保証される。

本発明によればテストに必要なサイクルを減少できまた
テスト機能に要求されるピンの数を減らすこともでき
る。

本発明で開示する回路は、プログラム可能論理配列と関
連して集積回路の形式で簡単に構造できる。

さらに、フィードバックプリロード機能を使用すること
で技術者は、フィードバック回路の状況を知る為に必要
な非常に多数のサイクルを使用することなく好きなよう
に設計したプログラム可能論理配列の各々の論理機能を
独自にテストできるテストプログラムを設計できるよう
になる。故にテストシーケンスは、技術者によって前も
ってプログラムされることもできるし、プログラム可能
配列装置の設計の付属物として、コンピュータによって
作り出されてもよい。

この発明は、主に特定の回路に関して説明されている
が、この説明は単なる一例であって、本発明の主旨を限
定するものではない。開示された発明は、装置の回路内
で一時的に記憶され後で装置に入力するため、ラッチ又
はレジスタが共働するプログラム可能論理配列以外の応
用例にも使用できる。本発明を用いるこの他多数の回路
が当分野に通常の知識を有する者には考えだすことがで
きよう。例えば、ゲートアレイ、論理シーケンサー及び
この他のプログラム可能な装置に本発明を使用でき、添
付特許請求の範囲を示す、理念、主旨から離れないで改
良点を提供できるものと考える。

以上の説明に関連して更に以下の項を開示する。

(1)複数の入力接続、複数の出力接続、上記配列内のプ
ログラム可能な内部配線のシステム及びプログラム可能
な内部配線の上記システムに追加的に入力を与える上記
出力接続の一方に接続される少なくとも１つのフィード
バック回路とを有するプログラム可能論理配設であっ
て、上記フィードバック回路が、テストプログラムによ
って選定されたデータビットを上記一方の出力接続から
上記フィードバック回路へ上記追加の入力として予めロ
ードする機能を持つ追加の回路を含むことを特徴とする
プログラム可能な論理配列。

(2)信号入力接続、プリロード回路作動接続、及びプロ
グラム可能論理配列のフィードバック回路に入力する少
なくとも一つの接続とを有し、上記プリロード回路がテ
ストモードプログラムによって選択されたデータビット
を上記フィードバック回路内にセットする操作をするプ
ログラム可能論理配列装置の為に改良されたテスト機能
性を提案するプリロード回路。

(3)上記信号入力接続が通常配列の出力接続として働く
上記第２項のプリロード回路。

(4)上記プリロード回路作動接続は全ての配列出力に共
通であってフィードバック信号を提供している上記第２
項のプリロード回路。

(5)上記フィードバック回路への少くとも１つの接続
は、上記信号入力接続からのデータビットを上記フィー
ドバック回路内に含まれるラッチ又はレジスタに接続
し、更にプログラム可能な論理配列装置の配列内のプロ
グラムされた論理接続に接続する手段を有する上記第２
項のプリロード回路。

(6)プログラム可能な論理配列に既知のフィードバック
入力を提供する方法であって、 a)フィードバック回路を有する上記プログラム可能な論
理配列の各々の出力にそれぞれ選択された高論理又は低
論理状態信号をセットする過程と； b)プリロード回路作動入力にパルスを与え、上記選択さ
れた高論理又は低論理状態信号を上記フィードバック回
路にロードする過程と から成る上記のプログラム可能な論理配列に既知のフィ
ードバック入力を提供する方法。

(7)プログラム可能な論理配列装置をテストする方法で
あって、 a)フイードバック回路を有する上記プログラム可能な、
論理配列装置の各々の出力にそれぞれ選択された高論理
又は低論理信号を予めロードする過程と； b)上記装置の入力に既知のデータセットを与える過程
と； c)上記装置の出力を所望データセット出力が得られるよ
うに監視する過程と； を有する上記プログラム可能論理配列装置のテスト方
法。

【図面の簡単な説明】

第１図は、本発明のプリロードテスト回路の回路図であ
る。第２図は本発明が適用されるＰＬＡ回路の回路図で
ある。

Claims (1)

【特許請求の範囲】
1. 【請求項１】a)複数の入力と複数の出力とを有するプロ
   グラム可能な論理配列と、 b)複数のレジスタであって、該レジスタの各々は入力を
   有し、該レジスタの入力は前記論理配列の対応する出力
   と接続されており、また前記各レジスタは出力を有し、
   少なくとも一つの前記レジスタに格納された信号を前記
   プログラム可能な論理配列の少なくとも一つの入力に与
   える前記複数のレジスタと、 c)前記少なくとも一つの前記レジスタの出力が接続され
   た第１の入力端子と制御作動入力端子とを有する少なく
   とも一つの制御回路であって、前記制御回路は作動信号
   が前記作動入力端子に与えられたときに、前記少なくと
   も一つのレジスタの前記出力端子に与えられた信号に対
   応する信号を前記レジスタに格納せしめる前記制御回路 とを有する論理装置。