JPH063959B2 - 固体イメ−ジセンサ - Google Patents
固体イメ−ジセンサInfo
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- JPH063959B2 JPH063959B2 JP59017799A JP1779984A JPH063959B2 JP H063959 B2 JPH063959 B2 JP H063959B2 JP 59017799 A JP59017799 A JP 59017799A JP 1779984 A JP1779984 A JP 1779984A JP H063959 B2 JPH063959 B2 JP H063959B2
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- charge
- photosensitive
- unit
- sensor chips
- unit sensor
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Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は電荷結合形構成による特に密着形の固体イメ
ージセンサに関する。
ージセンサに関する。
第１図は一般的な密着形CCDリニアイメージセンサの構
成を示す平面図である。このイメージセンサは、たとえ
ばｐｎ接合フォトダイオードなどからなるそれぞれ複数
の感光画素を直線状に配列してなる感光部１がそれぞれ
設けられている単位センサチップ２〜５をたとえばセラ
ミクスなどからなる基板６上に千鳥状に２列に配列して
構成されている。
成を示す平面図である。このイメージセンサは、たとえ
ばｐｎ接合フォトダイオードなどからなるそれぞれ複数
の感光画素を直線状に配列してなる感光部１がそれぞれ
設けられている単位センサチップ２〜５をたとえばセラ
ミクスなどからなる基板６上に千鳥状に２列に配列して
構成されている。
このような構成でなるイメージセンサでは、光学パター
ンの読取りを行なう原稿を図中のＹ方向に順次移動さ
せ、１対１の等倍結像光学系によりその光学パターンを
センサ上に結像させて各単位センサチップ２〜５の各感
光部１でそれぞれの光量に応じた信号電荷を発生させ
る。さらにこの信号電荷を図中のＸ方向に読取り走査す
ることによって一走査線毎の光学パターンに応じた電気
信号を得るものである。
ンの読取りを行なう原稿を図中のＹ方向に順次移動さ
せ、１対１の等倍結像光学系によりその光学パターンを
センサ上に結像させて各単位センサチップ２〜５の各感
光部１でそれぞれの光量に応じた信号電荷を発生させ
る。さらにこの信号電荷を図中のＸ方向に読取り走査す
ることによって一走査線毎の光学パターンに応じた電気
信号を得るものである。
ところで、このようなイメージセンサでは、Ｘ方向にお
ける光学パターンの読取りの脱落を防ぐため、各感光部
１の一部が重なるように単位センサチップ２〜５が図示
するように千鳥状に２列に配列されている。このため、
単位センサチップ２，４と単位センサチップ３，５と
は、原稿上の互いに異なる走査線上の光学パターンに応
じた信号を読出すことになる。したがって、ある走査線
上の光学パターンの信号が単位センサチップ２，４で読
出されると、この走査線上の光学パターンが単位センサ
チップ３，５に到達するまでの期間、単位センサチップ
２，４からの信号を保持しておく必要がある。従来のイ
メージセンサでは、この信号保持のために外部に記憶回
路を設け、単位センサチップ２，４から読出された信号
をこの記憶回路に順次記憶し、単位センサチップ３，５
から読出される信号に対応した走査線上の記憶信号を記
憶回路から読出して信号処理を行なって各走査線上の光
学パターンに対応した信号を得るようにしている。
ける光学パターンの読取りの脱落を防ぐため、各感光部
１の一部が重なるように単位センサチップ２〜５が図示
するように千鳥状に２列に配列されている。このため、
単位センサチップ２，４と単位センサチップ３，５と
は、原稿上の互いに異なる走査線上の光学パターンに応
じた信号を読出すことになる。したがって、ある走査線
上の光学パターンの信号が単位センサチップ２，４で読
出されると、この走査線上の光学パターンが単位センサ
チップ３，５に到達するまでの期間、単位センサチップ
２，４からの信号を保持しておく必要がある。従来のイ
メージセンサでは、この信号保持のために外部に記憶回
路を設け、単位センサチップ２，４から読出された信号
をこの記憶回路に順次記憶し、単位センサチップ３，５
から読出される信号に対応した走査線上の記憶信号を記
憶回路から読出して信号処理を行なって各走査線上の光
学パターンに対応した信号を得るようにしている。
上記したような従来の固体イメージセンサでは、外部に
記憶回路が必要であり、たとえばこの記憶回路を単位セ
ンサチップ２，４内に集積化することも考えられる。と
ころが、単位センサチップ２，４内に記憶回路を構成す
ると、単位センサチップ２，４と単位センサチップ３，
５の構成が異なり、２種類の単位センサチップが必要と
なってイメージセンサの製造価格が高価となる欠点が生
じる。さらに従来のイメージセンサでは記憶回路に対し
て信号の記憶、読出しを行なわせる処理等に必要な制御
が複雑となる欠点もある。
記憶回路が必要であり、たとえばこの記憶回路を単位セ
ンサチップ２，４内に集積化することも考えられる。と
ころが、単位センサチップ２，４内に記憶回路を構成す
ると、単位センサチップ２，４と単位センサチップ３，
５の構成が異なり、２種類の単位センサチップが必要と
なってイメージセンサの製造価格が高価となる欠点が生
じる。さらに従来のイメージセンサでは記憶回路に対し
て信号の記憶、読出しを行なわせる処理等に必要な制御
が複雑となる欠点もある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、外部に記憶回路を設ける必要がな
く、１種類の単位センサチップのみによって構成するこ
とによって製造価格を安価にすることができ、しかも制
御も簡単に行なうことができる固体イメージセンサを提
供することにある。
あり、その目的は、外部に記憶回路を設ける必要がな
く、１種類の単位センサチップのみによって構成するこ
とによって製造価格を安価にすることができ、しかも制
御も簡単に行なうことができる固体イメージセンサを提
供することにある。
上記目的を達成するためこの発明にあっては、１つの単
位センサチップを、複数の感光画素を直線上に配列して
なる感光部、この感光部で得られる信号電荷を所定の方
向に順次転送する転送レジスタ、上記感光部と転送レジ
スタとの間に設けられそれぞれが多相のクロックパルス
によって制御される複数の電荷記憶用ゲート電極、上記
各電荷記憶用ゲート電極下の基板内に上記感光部側に片
寄った電位障壁をそれぞれ形成する手段によって構成
し、複数の単位センサチップを千鳥状に２列に平行して
配列し、上記一方の列に配列されている単位センサチッ
プ内の複数の電荷記憶用ゲート電極には上記多相のクロ
ックパルスを上記転送レジスタに近い方から順次印加す
ることによってこのクロックパルスの１サイクル期間内
に複数の走査線上の光学パターンに対応した信号電荷を
各電荷記憶用ゲート電極下の１つ分だけ移動させ、上記
他方の列に配列されている単位センサチップ内の複数の
電荷記憶用ゲート電極には上記多相のクロックパルスを
上記感光部に近い方から順次印加することによってこの
クロックパルスの１サイクル期間内に１つの走査線上の
光学パターンに対応した信号電荷を複数の電荷記憶用ゲ
ート電極下を経て転送レジスタに近い電荷記憶用ゲート
電極下まで転送させるようにしている。
位センサチップを、複数の感光画素を直線上に配列して
なる感光部、この感光部で得られる信号電荷を所定の方
向に順次転送する転送レジスタ、上記感光部と転送レジ
スタとの間に設けられそれぞれが多相のクロックパルス
によって制御される複数の電荷記憶用ゲート電極、上記
各電荷記憶用ゲート電極下の基板内に上記感光部側に片
寄った電位障壁をそれぞれ形成する手段によって構成
し、複数の単位センサチップを千鳥状に２列に平行して
配列し、上記一方の列に配列されている単位センサチッ
プ内の複数の電荷記憶用ゲート電極には上記多相のクロ
ックパルスを上記転送レジスタに近い方から順次印加す
ることによってこのクロックパルスの１サイクル期間内
に複数の走査線上の光学パターンに対応した信号電荷を
各電荷記憶用ゲート電極下の１つ分だけ移動させ、上記
他方の列に配列されている単位センサチップ内の複数の
電荷記憶用ゲート電極には上記多相のクロックパルスを
上記感光部に近い方から順次印加することによってこの
クロックパルスの１サイクル期間内に１つの走査線上の
光学パターンに対応した信号電荷を複数の電荷記憶用ゲ
ート電極下を経て転送レジスタに近い電荷記憶用ゲート
電極下まで転送させるようにしている。
以下図面を参照してこの発明の一実施例を説明する。こ
の発明による固体イメージセンサはたとえば前記第１図
に示す密着形CCDリニアイメージセンサを構成するに当
って、単位センサチップ２〜５それぞれを第２図の平面
図およびそのＡ−A′線に沿った第３図に示す断面図の
ように構成している。この単位センサチップはたとえば
ｐ型シリコン基板１１を用いており、その表面領域には
ｐ型シリコン基板１１とともにｐｎ接合フォトダイオー
ドからなる感光画素１２を構成するn+型領域１３が直線
状に複数配列されている。すなわち、第２図に示すよう
に、複数の感光画素１２が直線状に配列されて感光部１
が構成される。この感光部１に隣接してバリア電極１４
が、このバリア電極１４に隣接して蓄積電極１５が、さ
らにこの蓄積電極１５に隣接して４つの記憶電極１６〜
１９がそれぞれ設けられている。上記１つの記憶電極１
９に隣接してシフト電極２０が設けられている。上記バ
リア電極１４、蓄積電極１５、４つの記憶電極１６〜１
９およびシフト電極２０には各制御端子２１〜２７が設
けられており、これらの電極は制御端子２１〜２７に印
加される一定の直流電圧もしくはクロックパルスによっ
て制御され、上記感光部１の各感光画素１２で発生した
信号電荷は上記各電極下の基板１１内に形成される電位
の井戸を経てシフト電極２０下まで転送される。上記シ
フト電極２０に隣接して読出し用のCCDレジスタ３０が
設けられている。このCCDレジスタ３０は、制御端子３
１〜３４に印加される４相のクロックパルスのいずれか
が供給される複数の転送電極３５を備え、４相のクロッ
クパルスφa〜φdの印加の方法に応じて、上記シフト電
極２０下から転送される信号電荷を図中のＸ１の方向も
しくはＸ２の方向に順次転送する。このCCDレジスタ３
０の先端部および後端部には、信号電荷を検出して電圧
等の電気信号に変換する電荷検出部３６，３７が設けら
れており、この電荷検出部３６，３７で変換された電気
信号は出力端子３８，３９から出力される。上記バリア
電極１４、蓄積電極１５、記憶電極１６〜１９、シフト
電極２０およびCCDレジスタ３０内の転送電極３５は、
第３図に示すように基板１１上に設けられたシリコン酸
化膜４１内に埋込まれたゲート電極である。上記４つの
記憶電極１６〜１９に対応した基板１１の表面領域に
は、上記n+型領域１３側のみに高濃度のp+型領域４６〜
４９が設けられている。さらに上記シリコン酸化膜４１
上には、上記n+型領域１３に対応した位置のみを残して
全面にアルミニューム等からなる光シールド膜５０が設
けられている。また、図示はしないが、上記バリア電極
１４、蓄積電極１５、記憶電極１６〜１９、シフト電極
２０により形成される電位の井戸は、基板１１に設けら
れた高濃度領域等の手段によって各感光画素毎に分離さ
れている。
の発明による固体イメージセンサはたとえば前記第１図
に示す密着形CCDリニアイメージセンサを構成するに当
って、単位センサチップ２〜５それぞれを第２図の平面
図およびそのＡ−A′線に沿った第３図に示す断面図の
ように構成している。この単位センサチップはたとえば
ｐ型シリコン基板１１を用いており、その表面領域には
ｐ型シリコン基板１１とともにｐｎ接合フォトダイオー
ドからなる感光画素１２を構成するn+型領域１３が直線
状に複数配列されている。すなわち、第２図に示すよう
に、複数の感光画素１２が直線状に配列されて感光部１
が構成される。この感光部１に隣接してバリア電極１４
が、このバリア電極１４に隣接して蓄積電極１５が、さ
らにこの蓄積電極１５に隣接して４つの記憶電極１６〜
１９がそれぞれ設けられている。上記１つの記憶電極１
９に隣接してシフト電極２０が設けられている。上記バ
リア電極１４、蓄積電極１５、４つの記憶電極１６〜１
９およびシフト電極２０には各制御端子２１〜２７が設
けられており、これらの電極は制御端子２１〜２７に印
加される一定の直流電圧もしくはクロックパルスによっ
て制御され、上記感光部１の各感光画素１２で発生した
信号電荷は上記各電極下の基板１１内に形成される電位
の井戸を経てシフト電極２０下まで転送される。上記シ
フト電極２０に隣接して読出し用のCCDレジスタ３０が
設けられている。このCCDレジスタ３０は、制御端子３
１〜３４に印加される４相のクロックパルスのいずれか
が供給される複数の転送電極３５を備え、４相のクロッ
クパルスφa〜φdの印加の方法に応じて、上記シフト電
極２０下から転送される信号電荷を図中のＸ１の方向も
しくはＸ２の方向に順次転送する。このCCDレジスタ３
０の先端部および後端部には、信号電荷を検出して電圧
等の電気信号に変換する電荷検出部３６，３７が設けら
れており、この電荷検出部３６，３７で変換された電気
信号は出力端子３８，３９から出力される。上記バリア
電極１４、蓄積電極１５、記憶電極１６〜１９、シフト
電極２０およびCCDレジスタ３０内の転送電極３５は、
第３図に示すように基板１１上に設けられたシリコン酸
化膜４１内に埋込まれたゲート電極である。上記４つの
記憶電極１６〜１９に対応した基板１１の表面領域に
は、上記n+型領域１３側のみに高濃度のp+型領域４６〜
４９が設けられている。さらに上記シリコン酸化膜４１
上には、上記n+型領域１３に対応した位置のみを残して
全面にアルミニューム等からなる光シールド膜５０が設
けられている。また、図示はしないが、上記バリア電極
１４、蓄積電極１５、記憶電極１６〜１９、シフト電極
２０により形成される電位の井戸は、基板１１に設けら
れた高濃度領域等の手段によって各感光画素毎に分離さ
れている。
第２図および第３図に示す構成の単位センサチップを４
個用いて前記第１図に示すイメージセンサを構成する場
合に、単位センサチップ２，４の感光部相互の間隔が、
第２図中の寸法Ｌで示される感光画素の長さの３倍に設
定されている。
個用いて前記第１図に示すイメージセンサを構成する場
合に、単位センサチップ２，４の感光部相互の間隔が、
第２図中の寸法Ｌで示される感光画素の長さの３倍に設
定されている。
また、第１図中、一方の列に配列されている２つの単位
センサチップ２，４のバリア電極１４、蓄積電極１５の
制御端子２１，２２には値の異なった一定の直流電圧Ｖ
１，Ｖ２が印加され、４つの記憶電極１６〜１９の制御
端子２３〜２６には第４図のタイミングチャートに示す
ような４相のクロックパルスφm1〜φm4が電極１９から
順次印加され、シフト電極２０の制御端子２７には第４
図に示すようなシフトパルスφSHが印加される。また、
上記２つの単位センサチップ２，４では、CCDレジスタ
３０において信号電荷が第２図中のＸ１の方向に転送さ
れるように４相のクロックパルスφａ〜φｄが制御端子
３１〜３４に印加される。第１図中、他方の列に配列さ
れている２つの単位センサチップ３，５のバリア電極１
４、蓄積電極１５の制御端子２１，２２には上記一方の
２つの単位センサチップ２，４と同じ一定の直流電圧Ｖ
１，Ｖ２が印加され、４つの記憶電極１６〜１９の制御
端子２３〜２６には第４図に示すような４相のクロック
パルスφm1〜φm4が電極１６から順次印加され、シフト
電極２０の制御端子２７には同じく第４図に示すような
シフトパルスφSHが印加される。また、上記２つの単位
センサチップ３，５では、CCDレジスタ３０において信
号電荷が第２図中のＸ２の方向に転送されるように４相
のクロックパルスφａ〜φｄが制御端子３１〜３４に印
加される。ここで、上記直流電圧Ｖ１の値は第４図中の
クロックパルスφm1〜φm4の低レベル電圧ＶＬよりも小
さく設定され、直流電圧Ｖ２の値はφm1〜φm4の低レベ
ル電圧ＶＬよりも大きく設定されている。
センサチップ２，４のバリア電極１４、蓄積電極１５の
制御端子２１，２２には値の異なった一定の直流電圧Ｖ
１，Ｖ２が印加され、４つの記憶電極１６〜１９の制御
端子２３〜２６には第４図のタイミングチャートに示す
ような４相のクロックパルスφm1〜φm4が電極１９から
順次印加され、シフト電極２０の制御端子２７には第４
図に示すようなシフトパルスφSHが印加される。また、
上記２つの単位センサチップ２，４では、CCDレジスタ
３０において信号電荷が第２図中のＸ１の方向に転送さ
れるように４相のクロックパルスφａ〜φｄが制御端子
３１〜３４に印加される。第１図中、他方の列に配列さ
れている２つの単位センサチップ３，５のバリア電極１
４、蓄積電極１５の制御端子２１，２２には上記一方の
２つの単位センサチップ２，４と同じ一定の直流電圧Ｖ
１，Ｖ２が印加され、４つの記憶電極１６〜１９の制御
端子２３〜２６には第４図に示すような４相のクロック
パルスφm1〜φm4が電極１６から順次印加され、シフト
電極２０の制御端子２７には同じく第４図に示すような
シフトパルスφSHが印加される。また、上記２つの単位
センサチップ３，５では、CCDレジスタ３０において信
号電荷が第２図中のＸ２の方向に転送されるように４相
のクロックパルスφａ〜φｄが制御端子３１〜３４に印
加される。ここで、上記直流電圧Ｖ１の値は第４図中の
クロックパルスφm1〜φm4の低レベル電圧ＶＬよりも小
さく設定され、直流電圧Ｖ２の値はφm1〜φm4の低レベ
ル電圧ＶＬよりも大きく設定されている。
次に上記のように構成された装置の動作を説明する。ま
ず、光学パターンの読取りを行なう原稿を第１図中のＹ
方向に順次移動させる。このとき、各単位センサチップ
２〜５の各感光部１では、そのときの光量に応じた信号
電荷が発生する。
ず、光学パターンの読取りを行なう原稿を第１図中のＹ
方向に順次移動させる。このとき、各単位センサチップ
２〜５の各感光部１では、そのときの光量に応じた信号
電荷が発生する。
第５図(a)〜(c)は、第１図中の２つの単位センサチップ
２，４の各時刻におけるポテンシャル状態を示す図であ
る。第５図(a)は第４図中の時刻ｔ１のときのものであ
る。この時刻ｔ１のとき、n+型領域１３下で発生する信
号電荷がバリア電極１５下に生じている一定のポテンシ
ャルバリア６１を超えて、蓄積電極１５下に生じている
一定のポテンシャルの井戸６２内に流れ込み、現在の走
査線上の光信号に対応した信号電荷Ｑ４がこの井戸６２
内に蓄積される。またこのとき、クロックパルスφm1〜
φm4は０よりも大きな電圧ＶＬにされており、記憶電極
１６〜１９下にはポテンシャルの井戸６３〜６６が形成
されている。また各記憶電極１６〜１９下の基板１１表
面領域にはp+型領域４６〜４９が設けられているので、
これら領域４６〜４９に対応した位置にはポテンシャル
バリア（電位障壁）６７〜７０が形成され、一走査線前
の信号電荷Ｑ３、二走査線前の信号電荷Ｑ２および三走
査線前の信号電荷Ｑ１がこれらポテンシャルバリア６７
〜７０によって分離されたポテンシャルの井戸６３〜６
５内に予め蓄積されている。
２，４の各時刻におけるポテンシャル状態を示す図であ
る。第５図(a)は第４図中の時刻ｔ１のときのものであ
る。この時刻ｔ１のとき、n+型領域１３下で発生する信
号電荷がバリア電極１５下に生じている一定のポテンシ
ャルバリア６１を超えて、蓄積電極１５下に生じている
一定のポテンシャルの井戸６２内に流れ込み、現在の走
査線上の光信号に対応した信号電荷Ｑ４がこの井戸６２
内に蓄積される。またこのとき、クロックパルスφm1〜
φm4は０よりも大きな電圧ＶＬにされており、記憶電極
１６〜１９下にはポテンシャルの井戸６３〜６６が形成
されている。また各記憶電極１６〜１９下の基板１１表
面領域にはp+型領域４６〜４９が設けられているので、
これら領域４６〜４９に対応した位置にはポテンシャル
バリア（電位障壁）６７〜７０が形成され、一走査線前
の信号電荷Ｑ３、二走査線前の信号電荷Ｑ２および三走
査線前の信号電荷Ｑ１がこれらポテンシャルバリア６７
〜７０によって分離されたポテンシャルの井戸６３〜６
５内に予め蓄積されている。
第５図(b)はクロックパルスφm1が高電圧VHにされてい
る第４図中の時刻ｔ１のときのものである。この時刻ｔ
２では記憶電極１９が高電圧にされるので、この電極下
のポテンシャルの井戸６６およびバリア７０が全体的に
図中下方に移動する。するといままで隣のポテンシャル
の井戸６５内に記憶されていた信号電荷Ｑ１がこの電極
１９下のポテンシャルの井戸６６内に流れ込む。以下、
クロックパルスφm2，φm3，φm4が順次高電圧ＶＨにさ
れることによって、ポテンシャルの井戸６４〜６２に蓄
積されていた信号電荷Ｑ２〜Ｑ４が隣りのポテンシャル
の井戸６５〜６３内に転送される。
る第４図中の時刻ｔ１のときのものである。この時刻ｔ
２では記憶電極１９が高電圧にされるので、この電極下
のポテンシャルの井戸６６およびバリア７０が全体的に
図中下方に移動する。するといままで隣のポテンシャル
の井戸６５内に記憶されていた信号電荷Ｑ１がこの電極
１９下のポテンシャルの井戸６６内に流れ込む。以下、
クロックパルスφm2，φm3，φm4が順次高電圧ＶＨにさ
れることによって、ポテンシャルの井戸６４〜６２に蓄
積されていた信号電荷Ｑ２〜Ｑ４が隣りのポテンシャル
の井戸６５〜６３内に転送される。
第５図(c)はクロックパルスφm4が高電圧VHにされた
後、再び低電圧VLにされている第４図中の時刻ｔ３のと
きのものである。この時刻ｔ３では前記ｔ１のときと比
べて、各信号電荷Ｑ４〜Ｑ１それぞれが各１つ分のポテ
ンシャルの井戸だけ右側に移動している。すなわち、こ
の２つの単位センサチップ２，４では、クロックパルス
φm1〜φm4の１サイクル毎に各信号電荷が１つのポテン
シャルの井戸分だけ移動する。
後、再び低電圧VLにされている第４図中の時刻ｔ３のと
きのものである。この時刻ｔ３では前記ｔ１のときと比
べて、各信号電荷Ｑ４〜Ｑ１それぞれが各１つ分のポテ
ンシャルの井戸だけ右側に移動している。すなわち、こ
の２つの単位センサチップ２，４では、クロックパルス
φm1〜φm4の１サイクル毎に各信号電荷が１つのポテン
シャルの井戸分だけ移動する。
この後、第４図中の時刻ｔ４でシフトパルスφSHが高電
圧VHにされると、シフト電極２０′下のポテンシャルが
高くなり、いままで記憶電極１９下のポテンシャルの井
戸６６内に蓄積されていた信号電荷Ｑ１がシフト電極下
を通ってCCDレジスタ３０の転送電極３５下に移動す
る。このような信号電荷の移動は、前記感光部１内のす
べての感光画素１２で得られる信号電荷に並列的に起こ
る。各転送電極３５下に移動した信号電荷は、この後、
CCDレジスタ３０内で前記Ｘ１の方向に順次転送され、
電荷検出部３７で電気信号に変換されて出力端子３９か
ら出力される。すなわち、上記単位センサチップ２，４
からの電気信号は三走査線だけ遅延されたものとなって
いる。
圧VHにされると、シフト電極２０′下のポテンシャルが
高くなり、いままで記憶電極１９下のポテンシャルの井
戸６６内に蓄積されていた信号電荷Ｑ１がシフト電極下
を通ってCCDレジスタ３０の転送電極３５下に移動す
る。このような信号電荷の移動は、前記感光部１内のす
べての感光画素１２で得られる信号電荷に並列的に起こ
る。各転送電極３５下に移動した信号電荷は、この後、
CCDレジスタ３０内で前記Ｘ１の方向に順次転送され、
電荷検出部３７で電気信号に変換されて出力端子３９か
ら出力される。すなわち、上記単位センサチップ２，４
からの電気信号は三走査線だけ遅延されたものとなって
いる。
ところで、前記したように単位センサチップ２，３の感
光部相互の間隔が感光画素の長さＬの３倍にされている
ので、単位センサチップ２あるいは４で、あるサイクル
のときに読取られた信号電荷が記憶電極１９下のポテン
シャルの井戸６６内に蓄積されたときに、この信号電荷
に対応した原稿の走査線位置が単位センサチップ３，５
の感光部１に到達する。このとき、各単位センサチップ
３，５の感光部１では、そのときの光量に応じた信号電
荷が発生する。
光部相互の間隔が感光画素の長さＬの３倍にされている
ので、単位センサチップ２あるいは４で、あるサイクル
のときに読取られた信号電荷が記憶電極１９下のポテン
シャルの井戸６６内に蓄積されたときに、この信号電荷
に対応した原稿の走査線位置が単位センサチップ３，５
の感光部１に到達する。このとき、各単位センサチップ
３，５の感光部１では、そのときの光量に応じた信号電
荷が発生する。
第６図(a)，(b)は、上記２つの単位センサチップ３，５
の各時刻におけるポテンシャル状態を示す図である。第
６図(a)は第４図中の時刻ｔ１のときのものである。こ
の時刻ｔ１のときには前記２つの単位センサチップ２，
４の場合と同様に、n+型領域１３下で発生する信号電荷
がバリア電極１４下に生じている一定のポテンシャルバ
リア６１を超えて、蓄積電極１５下に生じている一定の
ポテンシャルの井戸６２内に流れ込み、現在の走査線上
の光信号に対応した信号電荷Q1′がこの井戸６２内に蓄
積される。この後、４相のクロックパルスφm1〜φm4が
順次高電圧VHにされることにより、記憶電極１６〜１９
下には前記第５図(b)において記憶電極１９下に生じて
いるものと等価なポテンシャルの井戸およびバリアが順
次形成されるので、第４図中の時刻ｔ３に対応した第６
図(b)では上記信号電荷Q1′が３つ分のポテンシャルの
井戸を経て記憶電極１９下のポテンシャルの井戸６６内
に蓄積される。すなわち、この２つの単位センサチップ
３，５では、クロックパルスφm1〜φm4の１サイクル期
間に各感光画素で得られた信号電荷が記憶電極１９下ま
で移動する。この後、第４図中の時刻ｔ４でシフトパル
スφSHが高電圧VHにされると、シフト電極２０下のポテ
ンシャルが高くなり、いままで記憶電極１９下のポテン
シャルの井戸６６内に蓄積されていた信号電荷Q1′がシ
フト電極下を通ってCCDレジスタ３０の転送電極３５下
に移動する。このような信号電荷の移動は、前記感光部
１内のすべての感光画素１２で得られる信号電荷に並列
的に起こる。各転送電極３５下に移動した信号電荷は、
この後、CCDレジスタ３０内で前記Ｘ２の方向に順次転
送され、電荷検出部３６で電気信号に変換され出力端子
３８から出力される。すなわち、上記単位センサチップ
３，５からの電気信号は１つの走査線分も遅延されるこ
となく出力される。
の各時刻におけるポテンシャル状態を示す図である。第
６図(a)は第４図中の時刻ｔ１のときのものである。こ
の時刻ｔ１のときには前記２つの単位センサチップ２，
４の場合と同様に、n+型領域１３下で発生する信号電荷
がバリア電極１４下に生じている一定のポテンシャルバ
リア６１を超えて、蓄積電極１５下に生じている一定の
ポテンシャルの井戸６２内に流れ込み、現在の走査線上
の光信号に対応した信号電荷Q1′がこの井戸６２内に蓄
積される。この後、４相のクロックパルスφm1〜φm4が
順次高電圧VHにされることにより、記憶電極１６〜１９
下には前記第５図(b)において記憶電極１９下に生じて
いるものと等価なポテンシャルの井戸およびバリアが順
次形成されるので、第４図中の時刻ｔ３に対応した第６
図(b)では上記信号電荷Q1′が３つ分のポテンシャルの
井戸を経て記憶電極１９下のポテンシャルの井戸６６内
に蓄積される。すなわち、この２つの単位センサチップ
３，５では、クロックパルスφm1〜φm4の１サイクル期
間に各感光画素で得られた信号電荷が記憶電極１９下ま
で移動する。この後、第４図中の時刻ｔ４でシフトパル
スφSHが高電圧VHにされると、シフト電極２０下のポテ
ンシャルが高くなり、いままで記憶電極１９下のポテン
シャルの井戸６６内に蓄積されていた信号電荷Q1′がシ
フト電極下を通ってCCDレジスタ３０の転送電極３５下
に移動する。このような信号電荷の移動は、前記感光部
１内のすべての感光画素１２で得られる信号電荷に並列
的に起こる。各転送電極３５下に移動した信号電荷は、
この後、CCDレジスタ３０内で前記Ｘ２の方向に順次転
送され、電荷検出部３６で電気信号に変換され出力端子
３８から出力される。すなわち、上記単位センサチップ
３，５からの電気信号は１つの走査線分も遅延されるこ
となく出力される。
ところで、２つの単位センサチップ３，５において、n+
型領域１３下で発生する信号電荷が記憶電極１９下に移
動、蓄積される１サイクル期間では、他の２つの単位セ
ンサチップ２，４において記憶電極１８下に蓄積されて
いた信号電荷が記憶電極１９下に移動、蓄積されてい
る。そして次にシフトパルスφSHが高電圧VHにされる
と、それぞれ２つの単位センサチップ３，５と２，４の
各記電極１９下の記号電荷が各CCDレジスタ３０に転送
される。このため、２つの単位センサチップ３，５から
出力される電気信号と２つの単位センサチップ２，４か
ら出力される電気信号とは、原稿の同じ走査線上の光信
号に対応したものとなる。したがって、この後、第１図
に示すように配列されている４個の単位センサチップ２
〜５からは、原稿の１つの走査線上の光学パターンに応
じた電気信号が各出力端子３９または３８を介して出力
される。
型領域１３下で発生する信号電荷が記憶電極１９下に移
動、蓄積される１サイクル期間では、他の２つの単位セ
ンサチップ２，４において記憶電極１８下に蓄積されて
いた信号電荷が記憶電極１９下に移動、蓄積されてい
る。そして次にシフトパルスφSHが高電圧VHにされる
と、それぞれ２つの単位センサチップ３，５と２，４の
各記電極１９下の記号電荷が各CCDレジスタ３０に転送
される。このため、２つの単位センサチップ３，５から
出力される電気信号と２つの単位センサチップ２，４か
ら出力される電気信号とは、原稿の同じ走査線上の光信
号に対応したものとなる。したがって、この後、第１図
に示すように配列されている４個の単位センサチップ２
〜５からは、原稿の１つの走査線上の光学パターンに応
じた電気信号が各出力端子３９または３８を介して出力
される。
このように上記実施例によれば、外部に記憶回路を設け
ることなしに光学パターンに対応した信号を得ることが
できる。また、単位センサチップ２，４と３，５とで発
生する暗電流による雑音成分を比較すると、単位センサ
チップ２，４で発生する雑音成分は、一走査に要する時
間をTint、感光画素１２、バリア電極１４下および蓄積
電極１５下で発生する暗電流をＩ１、記憶電極１６〜１
９下で発生する暗電流をＩ２〜Ｉ５とするとTint（Ｉ１
＋Ｉ２＋Ｉ３＋Ｉ４＋Ｉ５）で表わされる。一方、単位
センサチップ３，５では一走査ですべての記憶電極１６
〜１９下の暗電流を読出すことになるから、発生する雑
音成分はTint（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４＋Ｉ５）とな
る。すなわち、単位センサチップ２，４と３，５とで発
生する暗電流による雑音成分は同じになる。したがっ
て、各センサチップ２〜５の出力信号は雑音成分も含め
て常にバランスしたものとなり、この後の信号処理にと
って有利となる。さらに上記実施例によれば、各単位セ
ンサチップ２〜５はすべて同一構成とすることができ、
２種類の異なったチップを用意する必要がないので、製
造価格を安価にすることができる。また、単位センサチ
ップ２，４と３，５における各記憶電極１６〜１９の制
御は同じクロックパルスを用いているので、パルスの配
線を変えるだけでチップ２，４と３，５を駆動すること
ができ、これによって制御を簡単にすることができる。
ることなしに光学パターンに対応した信号を得ることが
できる。また、単位センサチップ２，４と３，５とで発
生する暗電流による雑音成分を比較すると、単位センサ
チップ２，４で発生する雑音成分は、一走査に要する時
間をTint、感光画素１２、バリア電極１４下および蓄積
電極１５下で発生する暗電流をＩ１、記憶電極１６〜１
９下で発生する暗電流をＩ２〜Ｉ５とするとTint（Ｉ１
＋Ｉ２＋Ｉ３＋Ｉ４＋Ｉ５）で表わされる。一方、単位
センサチップ３，５では一走査ですべての記憶電極１６
〜１９下の暗電流を読出すことになるから、発生する雑
音成分はTint（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４＋Ｉ５）とな
る。すなわち、単位センサチップ２，４と３，５とで発
生する暗電流による雑音成分は同じになる。したがっ
て、各センサチップ２〜５の出力信号は雑音成分も含め
て常にバランスしたものとなり、この後の信号処理にと
って有利となる。さらに上記実施例によれば、各単位セ
ンサチップ２〜５はすべて同一構成とすることができ、
２種類の異なったチップを用意する必要がないので、製
造価格を安価にすることができる。また、単位センサチ
ップ２，４と３，５における各記憶電極１６〜１９の制
御は同じクロックパルスを用いているので、パルスの配
線を変えるだけでチップ２，４と３，５を駆動すること
ができ、これによって制御を簡単にすることができる。
なお、この発明は上記一実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。たと
えば上記実施例では各単位センサチップにおいてそれぞ
れ４個の記憶電極を設ける場合について説明したが、こ
れはＹ方向の２列の単位センサチップの感光部相互の間
隔に合せ、必要な遅延走査線数ｍに対して少なくとも
（ｍ＋１）個となるように選択することが望ましい。
く種々の変形が可能であることはいうまでもない。たと
えば上記実施例では各単位センサチップにおいてそれぞ
れ４個の記憶電極を設ける場合について説明したが、こ
れはＹ方向の２列の単位センサチップの感光部相互の間
隔に合せ、必要な遅延走査線数ｍに対して少なくとも
（ｍ＋１）個となるように選択することが望ましい。
さらに上記実施例では、各記憶電極１６〜１９に形成さ
れるポテンシャルの井戸６３〜６６の分離のためのポテ
ンシャルバリア６７〜７０を、基板１１の表面領域にn+
型領域１３側のみに設けられているp+型領域４６〜４９
によって実現しているが、これはシリコン酸化膜４１の
膜厚を変えることや、基板１１内のポテンシャルバリア
６７〜７０でない領域にｎ型領域を設けることにより実
現するようにしてもよい。さらに記憶電極１６〜１９は
それぞれ単一の電極である場合について説明したが、こ
れは異なる電極どうしを結線していわゆる２相CCDの電
極と同様に構成してもよい。また、記憶電極１６〜１９
下およびCCDレジスタ３０は埋込みチャネルを設けるよ
うにしてもよい。さらにまた、CCDレジスタ３０は両端
部に電荷検出部３６，３７を設ける場合について説明し
たが、これは片側のみに設けるようにしてもよい。ただ
しこの場合には、電荷検出部が互いに反対側にある２種
類の単位センサチップを用意する必要がある。
れるポテンシャルの井戸６３〜６６の分離のためのポテ
ンシャルバリア６７〜７０を、基板１１の表面領域にn+
型領域１３側のみに設けられているp+型領域４６〜４９
によって実現しているが、これはシリコン酸化膜４１の
膜厚を変えることや、基板１１内のポテンシャルバリア
６７〜７０でない領域にｎ型領域を設けることにより実
現するようにしてもよい。さらに記憶電極１６〜１９は
それぞれ単一の電極である場合について説明したが、こ
れは異なる電極どうしを結線していわゆる２相CCDの電
極と同様に構成してもよい。また、記憶電極１６〜１９
下およびCCDレジスタ３０は埋込みチャネルを設けるよ
うにしてもよい。さらにまた、CCDレジスタ３０は両端
部に電荷検出部３６，３７を設ける場合について説明し
たが、これは片側のみに設けるようにしてもよい。ただ
しこの場合には、電荷検出部が互いに反対側にある２種
類の単位センサチップを用意する必要がある。
以上説明したようにこの発明によれば、外部に記憶回路
を設ける必要がなく、１種類の単位センサチップのみに
よって構成することによって製造価格を安価にすること
ができ、しかも制御も簡単に行なうことができる固体イ
メージセンサを提供することができる。
を設ける必要がなく、１種類の単位センサチップのみに
よって構成することによって製造価格を安価にすること
ができ、しかも制御も簡単に行なうことができる固体イ
メージセンサを提供することができる。
第１図は一般的な密着形CCDリニアイメージセンサの平
面図、第２図はこの発明による１つの単位センサチップ
を示す平面図、第３図は第２図のＡ−Ａ′線に沿った断
面図、第４図は第２図の単位センサチップで用いられる
制御信号を示すタイミングチャート、第５図および第６
図はそれぞれ第２図に示す単位センサチップの動作を説
明するためのポテンシャル状態図である。 １…感光部、２〜５…単位センサチップ、１１…ｐ型シ
リコン基板、１２…感光画素、１３…n+型領域、１４…
バリア電極、１５…蓄積電極、１６〜１９…記憶電極、
２０…シフト電極、３０…CCDレジスタ、３６，３７…
電荷検出部、４６〜４９…p+領域。
面図、第２図はこの発明による１つの単位センサチップ
を示す平面図、第３図は第２図のＡ−Ａ′線に沿った断
面図、第４図は第２図の単位センサチップで用いられる
制御信号を示すタイミングチャート、第５図および第６
図はそれぞれ第２図に示す単位センサチップの動作を説
明するためのポテンシャル状態図である。 １…感光部、２〜５…単位センサチップ、１１…ｐ型シ
リコン基板、１２…感光画素、１３…n+型領域、１４…
バリア電極、１５…蓄積電極、１６〜１９…記憶電極、
２０…シフト電極、３０…CCDレジスタ、３６，３７…
電荷検出部、４６〜４９…p+領域。
Claims (2)
- 【請求項１】複数の感光画素を直線状に配列してなる感
光部と、上記感光部で所定の走査期間内に発生した信号
電荷を所定方向に順次転送し端部に設けられた電荷検出
部により画素信号として取り出す転送レジスタと、上記
感光部と上記転送レジスタとの間に設けられ少なくとも
ｍ走査線分（ｍは正の整数）の信号電荷を蓄積可能な少
なくともｍ個の電荷記憶用ゲート電極を有し制御パルス
がこれら電荷記憶用ゲート電極に印加されて上記感光部
の信号電荷を並列的に転送又は蓄積することにより蓄積
時間が走査期間の０からｍ倍まで選択可能な電荷記憶部
とで単位センサチップをそれぞれ構成し、 複数の単位センサチップをＸ方向に沿って千鳥状に２列
にかつ上記一方列と他方列の単位センサチップの感光部
相互のＸ方向と交差するＹ方向の間隔が上記感光画素の
Ｙ方向の長さのｍ倍で、上記一方列と他方列の単位セン
サチップの感光部がＸ方向において相互に連続するよう
に平行に配列し、上記一方列の上記電荷記憶部の蓄積時
間が走査期間の０倍となるように電荷記憶用ゲート電極
に制御パルスを印加し、上記他方列の上記電荷記憶部の
蓄積時間が走査期間のｍ倍となるように電荷記憶用ゲー
ト電極に制御パルスを印加することにより、同一走査期
間内にＹ方向に移動する光学パターンに対して同一走査
線上の画像信号が上記２列の単位センサチップから得ら
れることを特徴とする固体イメージセンサ。 - 【請求項２】前記転送レジスタにはその電荷転送方向の
両端部に前記電荷検出部がそれぞれ設けられており、電
荷転送方向がクロックパルスの印加順序に応じて決定さ
れる特許請求の範囲第１項に記載の固体イメージセン
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59017799A JPH063959B2 (ja) | 1984-02-03 | 1984-02-03 | 固体イメ−ジセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59017799A JPH063959B2 (ja) | 1984-02-03 | 1984-02-03 | 固体イメ−ジセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60163564A JPS60163564A (ja) | 1985-08-26 |
| JPH063959B2 true JPH063959B2 (ja) | 1994-01-12 |
Family
ID=11953756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59017799A Expired - Lifetime JPH063959B2 (ja) | 1984-02-03 | 1984-02-03 | 固体イメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063959B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01246964A (ja) * | 1988-03-29 | 1989-10-02 | Mitsubishi Electric Corp | カラー画像読取方式 |
| JPH0435177A (ja) * | 1990-05-25 | 1992-02-05 | Suzuki Motor Corp | Ｃｃｄ駆動回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180110A (en) * | 1975-01-08 | 1976-07-13 | Nippon Electric Co | ccd rainsensaano hoshiki |
-
1984
- 1984-02-03 JP JP59017799A patent/JPH063959B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60163564A (ja) | 1985-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |