JPH0642246B2 - 一対の複素数サンプル信号の相互相関装置 - Google Patents
一対の複素数サンプル信号の相互相関装置Info
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- JPH0642246B2 JPH0642246B2 JP1218775A JP21877589A JPH0642246B2 JP H0642246 B2 JPH0642246 B2 JP H0642246B2 JP 1218775 A JP1218775 A JP 1218775A JP 21877589 A JP21877589 A JP 21877589A JP H0642246 B2 JPH0642246 B2 JP H0642246B2
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Description
【発明の詳細な説明】 発明の背景 本発明は、演算処理に関し、更に詳しくは、複数の座標
回転ディジタル計算機の複素数乗算器を利用して、一対
の複素総サンプル信号の相互相関を行う新規な手段に関
する。
回転ディジタル計算機の複素数乗算器を利用して、一対
の複素総サンプル信号の相互相関を行う新規な手段に関
する。
多くの形式の最新の電子装置には、比較的複雑な信号処
理関数が利用されている。このような関数の１つは、次
式で示すようにＳ個のサンプル間隔で評価される２つの
複素数サンプル信号の相互相関関数である。
理関数が利用されている。このような関数の１つは、次
式で示すようにＳ個のサンプル間隔で評価される２つの
複素数サンプル信号の相互相関関数である。
ここにおいて、C、XおよびYはすべて独立した実数部分
および虚数部分を有する複素数ディジタルデータ信号で
ある。そして、Ｓ個のサンプル期間において第１の複素
数ディジタルデータ入力信号Xを第２のディジタルデー
タ複素数信号Yと相互相関させて、複数Ｍ個の複素数デ
ィジタルデータ出力信号C（ｍ）、C（ｍ＋１），…，C
（ｍ＋Ｍ−１）を発生するのに通常非常に多くの乗算器
および蓄積器を必要とする。ここにおいて、Ｍは相関関
数が評価される全遅延時間数である。加算器、シフトレ
ジスタ等のような更に集積化可能なビルディングブロッ
クを利用した乗算機能を実現する回路で全ての乗算器を
置き換えることが非常に望まれている。
および虚数部分を有する複素数ディジタルデータ信号で
ある。そして、Ｓ個のサンプル期間において第１の複素
数ディジタルデータ入力信号Xを第２のディジタルデー
タ複素数信号Yと相互相関させて、複数Ｍ個の複素数デ
ィジタルデータ出力信号C（ｍ）、C（ｍ＋１），…，C
（ｍ＋Ｍ−１）を発生するのに通常非常に多くの乗算器
および蓄積器を必要とする。ここにおいて、Ｍは相関関
数が評価される全遅延時間数である。加算器、シフトレ
ジスタ等のような更に集積化可能なビルディングブロッ
クを利用した乗算機能を実現する回路で全ての乗算器を
置き換えることが非常に望まれている。
ＣＯＲＤＩＣ装置および技術を利用したいくつかの形式
の複素数乗算器については本発明の譲受人に譲渡され、
ここに参考のため全体として取り入れられている１９８
８年和５月３１日に出願された同時系属米国特許出願第
２００，４９１号に説明され請求されている。特に、相
互相関装置が単一の半導体回路チップに完全に集積化す
ることができるようなＣＯＲＤＩＣ複素数回転装置を利
用した複素数相互相関装置を提供することが非常に望ま
れている。ＣＯＲＤＩＣシステムはいくつかの連続した
回転の和として表される角度θだけ回転することがで
き、各回転は次式で示すように特別な組の角度αの１つ
だけ行われる。
の複素数乗算器については本発明の譲受人に譲渡され、
ここに参考のため全体として取り入れられている１９８
８年和５月３１日に出願された同時系属米国特許出願第
２００，４９１号に説明され請求されている。特に、相
互相関装置が単一の半導体回路チップに完全に集積化す
ることができるようなＣＯＲＤＩＣ複素数回転装置を利
用した複素数相互相関装置を提供することが非常に望ま
れている。ＣＯＲＤＩＣシステムはいくつかの連続した
回転の和として表される角度θだけ回転することがで
き、各回転は次式で示すように特別な組の角度αの１つ
だけ行われる。
ここにおいて、ξｉ＝＋１または−１である。最初の角
度α１＝９０゜が定められると、次の角度α（Ｎ回転の
最大に対する）は次式で与えられる。
度α１＝９０゜が定められると、次の角度α（Ｎ回転の
最大に対する）は次式で与えられる。
αn+2＝tan-1（２-2），ｎ＝0,1,2,…，N-2 全角度は複数ｎ個の角度αｉの全てを使用して順次近似
され、角度θの更に細かい各近似は直交座標結果ｘn+1
およびｙn+1を発生し、これは次に示す一対の式によっ
て次に最も粗い近似用の一対のｘｎおよびｙｎ直交座標
値に関連している。
され、角度θの更に細かい各近似は直交座標結果ｘn+1
およびｙn+1を発生し、これは次に示す一対の式によっ
て次に最も粗い近似用の一対のｘｎおよびｙｎ直交座標
値に関連している。
ｘn+1＝Ｋ（θｉ）（ｘｎ＋ξｉｙｎ／２ｎ） ｙn+1＝Ｋ（θｉ）（ｙｎ−ξｉｘｎ／２ｎ）、 ここにおいて、Ｋ（θｉ）はcos（θ）に等しい基準化
係数である。２-nの係数の各々は実際には２で割る動作
をｎ回行うことであり、２進数の場合にはｎ回の動作の
各々に対する１ビットのシフトによって行われるもので
あるので、複素数乗算は基準化係数Ｋ（θｉ）の乗算
（必要な場合）を除いて、１組のインバータ、マルチプ
レクサ、レジスタおよび加算器をもって実行される。こ
の技術は１対の複素数ディジタルデータ信号用の相互相
関器に適用される好ましいものである。
係数である。２-nの係数の各々は実際には２で割る動作
をｎ回行うことであり、２進数の場合にはｎ回の動作の
各々に対する１ビットのシフトによって行われるもので
あるので、複素数乗算は基準化係数Ｋ（θｉ）の乗算
（必要な場合）を除いて、１組のインバータ、マルチプ
レクサ、レジスタおよび加算器をもって実行される。こ
の技術は１対の複素数ディジタルデータ信号用の相互相
関器に適用される好ましいものである。
発明の概要 本発明によれば、２つの複素数サンプルディジタルデー
タ信号XおよびYの相互相関用の現在の好ましい装置の１
つは、角度θ＝ξｉ αｉ（ここで、ξｉ＝＋１または
−１、α１＝９０゜およびｎ＝０，１，２，３，…、Ｎ
−２に対してαn+2＝tan-1）（２-n））の和によって順
次直交座標形式で（例えば、ＸReおよびＸImとして）表
される第１（Ｘ）の複素数サンプル信号の実数および虚
数データ部分の各々を回転させ、この回転動作をＸImが
ほぼゼロなり、ほぼゼロの位相角度に達するまで行う乗
算器のないパイプライン順次形式の第１のＮスージのＣ
ＯＲＤＩＣ回転手段を使用している。第１のパイプライ
ン回転手段の各第ｉ番目のステージの符号ξは前のステ
ージからのデータの虚数部分Ｑ′の符号によって決定さ
れる。また、この第１のパイプラインの各第ｉ番目のス
テージ（１≦ｉ≦Ｎ）からのＱｉ′信号の符号を利用し
て、複数Ｍ個の別のＣＯＲＤＩＣパイプライン回転手段
の各同じように位置付けられている第ｉ番目のステージ
における回転の符号を決定する。Ｍは遅延（Ｚ-1）の全
体の数であり、各々は相互相関関数が評価される同様な
数のクロックサイクルに対応する。そして、他の複素数
サンプルデータ信号Yは第１のパイプラインにおける位
相角度回転に反対の位相角度だけ回転させられ、Ｍ間隔
期間の各第ｉ番目のものに対する正しい位相回転を供給
する。第１のＣＯＲＤＩＣパイプライン回転装置の振幅
出力だけでなく符号情報は全ての他のパイプライン回転
器に対して遅らせられ、（第ｊ番目のステージに対す
る）遅延は本質的に、利用される共通の時間間隔のｊ倍
に等しい。そして、適切な位相符号および振幅情報は相
互関関数の第ｊ番目の成分の計算用に必要なY入力デー
タに正確に一致する第ｊ番目のパイプライン回転装置に
達する。完全な第Ｍ番目の間隔の相互相関積の実数およ
び虚数部分は各々Yパイプライン回転手段の各々の関連
する複素数出力に第１のパイプラインの大きさの信号出
力｜Ｘ｜を掛けることによって得られる。それから、Ｎ
個のサンプルはＭ個の異なるＣＯＲＤＩＣのパイプライ
ン回転手段の各々の出力において加算され、第ｊ番目の
回転装置の出力に第ｊ番目の複素数ディジタルデータ出
力サンプルC（ｊ）の適当な対の実数部分および虚数部
分を出力する。
タ信号XおよびYの相互相関用の現在の好ましい装置の１
つは、角度θ＝ξｉ αｉ（ここで、ξｉ＝＋１または
−１、α１＝９０゜およびｎ＝０，１，２，３，…、Ｎ
−２に対してαn+2＝tan-1）（２-n））の和によって順
次直交座標形式で（例えば、ＸReおよびＸImとして）表
される第１（Ｘ）の複素数サンプル信号の実数および虚
数データ部分の各々を回転させ、この回転動作をＸImが
ほぼゼロなり、ほぼゼロの位相角度に達するまで行う乗
算器のないパイプライン順次形式の第１のＮスージのＣ
ＯＲＤＩＣ回転手段を使用している。第１のパイプライ
ン回転手段の各第ｉ番目のステージの符号ξは前のステ
ージからのデータの虚数部分Ｑ′の符号によって決定さ
れる。また、この第１のパイプラインの各第ｉ番目のス
テージ（１≦ｉ≦Ｎ）からのＱｉ′信号の符号を利用し
て、複数Ｍ個の別のＣＯＲＤＩＣパイプライン回転手段
の各同じように位置付けられている第ｉ番目のステージ
における回転の符号を決定する。Ｍは遅延（Ｚ-1）の全
体の数であり、各々は相互相関関数が評価される同様な
数のクロックサイクルに対応する。そして、他の複素数
サンプルデータ信号Yは第１のパイプラインにおける位
相角度回転に反対の位相角度だけ回転させられ、Ｍ間隔
期間の各第ｉ番目のものに対する正しい位相回転を供給
する。第１のＣＯＲＤＩＣパイプライン回転装置の振幅
出力だけでなく符号情報は全ての他のパイプライン回転
器に対して遅らせられ、（第ｊ番目のステージに対す
る）遅延は本質的に、利用される共通の時間間隔のｊ倍
に等しい。そして、適切な位相符号および振幅情報は相
互関関数の第ｊ番目の成分の計算用に必要なY入力デー
タに正確に一致する第ｊ番目のパイプライン回転装置に
達する。完全な第Ｍ番目の間隔の相互相関積の実数およ
び虚数部分は各々Yパイプライン回転手段の各々の関連
する複素数出力に第１のパイプラインの大きさの信号出
力｜Ｘ｜を掛けることによって得られる。それから、Ｎ
個のサンプルはＭ個の異なるＣＯＲＤＩＣのパイプライ
ン回転手段の各々の出力において加算され、第ｊ番目の
回転装置の出力に第ｊ番目の複素数ディジタルデータ出
力サンプルC（ｊ）の適当な対の実数部分および虚数部
分を出力する。
従って、本発明の目的は、一対のサンプルされた複素数
ディジタルデータ信号の新規な相互相関装置を提供する
ことにある。
ディジタルデータ信号の新規な相互相関装置を提供する
ことにある。
本発明のこのおよび他の目的は添付図面に関連した次の
詳細な説明を閲読することにより明らかになるであろ
う。
詳細な説明を閲読することにより明らかになるであろ
う。
発明の詳細な説明 図を参照すると、現在の好適な相互相関装置１０は、第
１のＣＯＲＤＩＣのパイプライン順次回転手段１１を利
用している。この回転手段１１は直交座標形式で第１の
（または乗数項）複素数サンプル信号X（例えば、第１
の入力１１ａに虚数データ部Ｘlmおよび第２の入力１１
ｂに実数データ部分ＸReを有する）のディジタルデータ
を受信し、出力１１ｃに乗数項絶対値｜Ｘ｜を出力す
る。第２の（または被乗数項）複素数サンプルディジタ
ルデータ信号Yは、第２の装置部分１２の第１の入力１
２ａに虚数部分ＹImおよび第２の入力１２ｂに実数部分
ＹReを有する。第２の装置部分１２は複数Ｍ個のＣＯＲ
ＤＩＣパイプライン（順次）回転手段１４，１５，１
６，…，１８，…から構成されている。Ｍは評価しよう
とする遅延（Ｚ-1）間隔の全体の数である。各回転手段
はＮ個の連続した部分から構成されている。被乗数パイ
プライン手段の数（Ｍ）は評価しようとする遅延間隔の
全体の数によって設定される。そして、相関器１０は
（Ｍ＋１）個のパイプラインＣＯＲＤＩＣ乗算器１１，
１４，１５，１６，…，１８，…を有し、各々はＮ個の
ステージから構成され、相関器Ｎ×（Ｍ＋１）に矩形に
配列されている。
１のＣＯＲＤＩＣのパイプライン順次回転手段１１を利
用している。この回転手段１１は直交座標形式で第１の
（または乗数項）複素数サンプル信号X（例えば、第１
の入力１１ａに虚数データ部Ｘlmおよび第２の入力１１
ｂに実数データ部分ＸReを有する）のディジタルデータ
を受信し、出力１１ｃに乗数項絶対値｜Ｘ｜を出力す
る。第２の（または被乗数項）複素数サンプルディジタ
ルデータ信号Yは、第２の装置部分１２の第１の入力１
２ａに虚数部分ＹImおよび第２の入力１２ｂに実数部分
ＹReを有する。第２の装置部分１２は複数Ｍ個のＣＯＲ
ＤＩＣパイプライン（順次）回転手段１４，１５，１
６，…，１８，…から構成されている。Ｍは評価しよう
とする遅延（Ｚ-1）間隔の全体の数である。各回転手段
はＮ個の連続した部分から構成されている。被乗数パイ
プライン手段の数（Ｍ）は評価しようとする遅延間隔の
全体の数によって設定される。そして、相関器１０は
（Ｍ＋１）個のパイプラインＣＯＲＤＩＣ乗算器１１，
１４，１５，１６，…，１８，…を有し、各々はＮ個の
ステージから構成され、相関器Ｎ×（Ｍ＋１）に矩形に
配列されている。
Ｍ＋１個のパイプラインの各々の第１のステージの全て
は類似しているものである。図示のように、第１のパイ
プライン手段の第１のステージ１１−１は乗数Ｘのディ
ジタルデータ信号の虚数部分を受信する第１の入力信号
１１−１ａおよび乗数のディジタルデータ信号の実数部
分を受信する第２の入力１１−１ｂを有する。入力１１
−１ａに現れるデータビットの２進状態は第１のデータ
インバータ（−１）手段２２ａによって反転され、入力
１１−１ｂのデータビットの２進状態は第２のデータイ
ンバータ２２ｂによって反転される。虚数部分の入力デ
ータビットはマルチプレクサ（ＭＵＸ）手段２４−１の
第１の入力２４−１ａに供給され、反転された虚数部分
データビットはその第２の入力２４−１ｂに供給され
る。ＭＵＸ手段の出力２４−１ｃ（この出力からステー
ジＱの出力１１−１Ｑが取り出される）は、選択入力２
４−１ｓに現れる２進論理信号の状態によってＭＵＸ２
４−１を介して入力２４−１ａまたは２４−１ｂの一方
に接続される。同様にして、実数部分の乗数Xのデータ
ビットは第２のＭＵＸ手段２４−２の第１の入力２４−
２ａに供給され、第２の入力２４−２ｂは反転された実
数部分のデータビットを受信する。ステージ１１−１Ｉ
の出力が取り出される出力２４−２ｃの接続は選択入力
２４−２ｓの２進ディジタルデータビットの状態に応じ
て選択される。両選択入力２４−１ｓおよび２４−２ｓ
は第１のステージの選択Ｓ端子１１−１ｓおよび第２の
選択Ｓ′端子１１−１ｓ′の並列接続された点に並列に
接続されている。部分１２のＭ個のＣＯＲＤＩＣ乗算器
の各々の第１のステージ１４−１，１５−１，１６−
１，…，１８−１，…は部分１１の第１のステージ１１
−１に本質的に同じである。乗算器のＭＵＸ手段２４の
出力は±９０゜の回転を完成するために交換され、回転
の符号は端子１１−１Ｑ′の虚数入力信号の符号によっ
て決定される。
は類似しているものである。図示のように、第１のパイ
プライン手段の第１のステージ１１−１は乗数Ｘのディ
ジタルデータ信号の虚数部分を受信する第１の入力信号
１１−１ａおよび乗数のディジタルデータ信号の実数部
分を受信する第２の入力１１−１ｂを有する。入力１１
−１ａに現れるデータビットの２進状態は第１のデータ
インバータ（−１）手段２２ａによって反転され、入力
１１−１ｂのデータビットの２進状態は第２のデータイ
ンバータ２２ｂによって反転される。虚数部分の入力デ
ータビットはマルチプレクサ（ＭＵＸ）手段２４−１の
第１の入力２４−１ａに供給され、反転された虚数部分
データビットはその第２の入力２４−１ｂに供給され
る。ＭＵＸ手段の出力２４−１ｃ（この出力からステー
ジＱの出力１１−１Ｑが取り出される）は、選択入力２
４−１ｓに現れる２進論理信号の状態によってＭＵＸ２
４−１を介して入力２４−１ａまたは２４−１ｂの一方
に接続される。同様にして、実数部分の乗数Xのデータ
ビットは第２のＭＵＸ手段２４−２の第１の入力２４−
２ａに供給され、第２の入力２４−２ｂは反転された実
数部分のデータビットを受信する。ステージ１１−１Ｉ
の出力が取り出される出力２４−２ｃの接続は選択入力
２４−２ｓの２進ディジタルデータビットの状態に応じ
て選択される。両選択入力２４−１ｓおよび２４−２ｓ
は第１のステージの選択Ｓ端子１１−１ｓおよび第２の
選択Ｓ′端子１１−１ｓ′の並列接続された点に並列に
接続されている。部分１２のＭ個のＣＯＲＤＩＣ乗算器
の各々の第１のステージ１４−１，１５−１，１６−
１，…，１８−１，…は部分１１の第１のステージ１１
−１に本質的に同じである。乗算器のＭＵＸ手段２４の
出力は±９０゜の回転を完成するために交換され、回転
の符号は端子１１−１Ｑ′の虚数入力信号の符号によっ
て決定される。
乗数パイプライン手段１１の残りの（Ｎ−１）ステージ
は本質的に同じセルで構成されている。第２のステージ
１１−２は典型的なセルである。図示のように、ステー
ジ１１−２は第１の入力１１−２ａに（第１のステージ
の出力１１−１Ｑから）虚数部分Ｑデータおよび第２の
入力１１−２ｂに（出力１１−１Ｉから）実数部分Ｉデ
ータを受信する。各パイプラインステージ１１−１，１
１−２，…，１１−ｎにおけるデータは前のステージの
データから１共通サイクル間隔だけ遅らされる。この遅
延は記号Ｚ-1で示され、関連する１つの遅延手段３２−
１または３２−２で発生する。実際の回路においては、
遅延は各パイプラインステージの前後に位置付けられて
いる一対のトランスペアレントなデータラッチによって
行われ、オーバーラップしない２つの位相クロック信号
で動作する。虚数部分Ｑ′データはステージＱ′の出力
１１−２Ｑ′において（ａ＝ｉ−２およびｉが左端のパ
イプライン端部から右方向に計数してパイプラインのそ
のステージの（２とＮの間の）数である場合に２進デー
タを２ａの係数で割る）２進割算手段３４−１の入力お
よび第１の加算手段３６−１の第１の入力３６−１ａに
供給される。同様にして、遅延した実数部Ｉ′データは
手段３２−２の出力から第２の２ａ割算手段３４−２の
入力および第２の加算手段３６−２の第１の入力３６−
２ａに供給される。割算器３４はデータビットをａビッ
トだけ右方向にシフトするどのような手段（例えば、ａ
ステージのワイヤドシフト）であってもよい。パイプラ
インのこの第２のステージ１１−２においては、ａ＝０
であり、実際のシフトはない。シフト手段３４−１また
は３４−２の出力からのシフトされたデータビットはそ
れぞれデータインバータ手段３７−１または３７−２の
入力およびマルチプレクサＭＵＸ手段３９−１または３
９−２の「真の」入力３９−１ａまたは３９−２ａに供
給される。インバータ手段３７−１または３７−２の出
力は関連するＭＵＸ手段３９−１または３９−２の関連
する「反転された」データ入力３９−１ｂまたは３９−
２ｂに供給される。両ＭＵＸ手段の選択入力３９−１ｓ
および３９−２ｓは（ステージの端子ＳおよびＳ′間に
接続されている）ステージ貫通選択バス１１−２ｓに接
続され、１１−２ｓバス上の第１または第２の論理信号
ビット状態の受信に応答してＭＵＸ手段の出力３９−１
ｃまたは３９−２ｃに対する「真の」または「反転され
た」データの選択を行う。ＭＵＸ手段の出力は交差接続
され、ＭＵＸ手段の虚数部分出力３９−１ｃは実数部分
加算手段３６−２の第２の入力３６−２ｂに接続され、
ＭＵＸ手段の実数部分出力３９−２ｓは虚数部分加算手
段３６−１の第２の入力３６−１ｂに接続されている。
データが２の補数形式で供給される場合には、インバー
タ手段３７は「反転される」データがバスの状態によっ
て選択される場合加算手段３６に対するキャリ信号を伴
うビットワイズ(bit-wise)インバータであってもよい。
本技術分野で知られているビットインバータ、半加算器
などを使用した他の手段を使用することもできる。第１
の加算手段３６−１の出力はステージの虚数部分データ
出力１１−２Ｑであり、第２の加算手段３６−２の出力
はステージの実数部分データ出力１１−２Ｉである。第
１のパイプライン回転手段１１の残りの（Ｎ−２）ステ
ージ１１−３，…，１１−ｉ，…，１１−ｎの各々はシ
フト値がａ＝ｉ−２であることを除いて第２のステージ
１１−２と同じである。同様にして、部分１２のＭ個の
パイプライン回転手段の（Ｎ−１）ステージの各々は
（シフト値ａを除いて）同じである。そして、第１の回
転手段１４は（Ｎ−１）ステージ１４−２，１４−３，
１４−ｉ，…，１４−ｎを有し、第２の回転手段１５は
（Ｎ−１）ステージ１５−２，１５−３，…，１５−
ｉ，…，１５−ｎを有し、第ｊ番目の回転手段１８は
（Ｎ−１）ステージ１８−２，１８−３，…，１８−
ｉ，１８−ｎを有し、以下同じである。
は本質的に同じセルで構成されている。第２のステージ
１１−２は典型的なセルである。図示のように、ステー
ジ１１−２は第１の入力１１−２ａに（第１のステージ
の出力１１−１Ｑから）虚数部分Ｑデータおよび第２の
入力１１−２ｂに（出力１１−１Ｉから）実数部分Ｉデ
ータを受信する。各パイプラインステージ１１−１，１
１−２，…，１１−ｎにおけるデータは前のステージの
データから１共通サイクル間隔だけ遅らされる。この遅
延は記号Ｚ-1で示され、関連する１つの遅延手段３２−
１または３２−２で発生する。実際の回路においては、
遅延は各パイプラインステージの前後に位置付けられて
いる一対のトランスペアレントなデータラッチによって
行われ、オーバーラップしない２つの位相クロック信号
で動作する。虚数部分Ｑ′データはステージＱ′の出力
１１−２Ｑ′において（ａ＝ｉ−２およびｉが左端のパ
イプライン端部から右方向に計数してパイプラインのそ
のステージの（２とＮの間の）数である場合に２進デー
タを２ａの係数で割る）２進割算手段３４−１の入力お
よび第１の加算手段３６−１の第１の入力３６−１ａに
供給される。同様にして、遅延した実数部Ｉ′データは
手段３２−２の出力から第２の２ａ割算手段３４−２の
入力および第２の加算手段３６−２の第１の入力３６−
２ａに供給される。割算器３４はデータビットをａビッ
トだけ右方向にシフトするどのような手段（例えば、ａ
ステージのワイヤドシフト）であってもよい。パイプラ
インのこの第２のステージ１１−２においては、ａ＝０
であり、実際のシフトはない。シフト手段３４−１また
は３４−２の出力からのシフトされたデータビットはそ
れぞれデータインバータ手段３７−１または３７−２の
入力およびマルチプレクサＭＵＸ手段３９−１または３
９−２の「真の」入力３９−１ａまたは３９−２ａに供
給される。インバータ手段３７−１または３７−２の出
力は関連するＭＵＸ手段３９−１または３９−２の関連
する「反転された」データ入力３９−１ｂまたは３９−
２ｂに供給される。両ＭＵＸ手段の選択入力３９−１ｓ
および３９−２ｓは（ステージの端子ＳおよびＳ′間に
接続されている）ステージ貫通選択バス１１−２ｓに接
続され、１１−２ｓバス上の第１または第２の論理信号
ビット状態の受信に応答してＭＵＸ手段の出力３９−１
ｃまたは３９−２ｃに対する「真の」または「反転され
た」データの選択を行う。ＭＵＸ手段の出力は交差接続
され、ＭＵＸ手段の虚数部分出力３９−１ｃは実数部分
加算手段３６−２の第２の入力３６−２ｂに接続され、
ＭＵＸ手段の実数部分出力３９−２ｓは虚数部分加算手
段３６−１の第２の入力３６−１ｂに接続されている。
データが２の補数形式で供給される場合には、インバー
タ手段３７は「反転される」データがバスの状態によっ
て選択される場合加算手段３６に対するキャリ信号を伴
うビットワイズ(bit-wise)インバータであってもよい。
本技術分野で知られているビットインバータ、半加算器
などを使用した他の手段を使用することもできる。第１
の加算手段３６−１の出力はステージの虚数部分データ
出力１１−２Ｑであり、第２の加算手段３６−２の出力
はステージの実数部分データ出力１１−２Ｉである。第
１のパイプライン回転手段１１の残りの（Ｎ−２）ステ
ージ１１−３，…，１１−ｉ，…，１１−ｎの各々はシ
フト値がａ＝ｉ−２であることを除いて第２のステージ
１１−２と同じである。同様にして、部分１２のＭ個の
パイプライン回転手段の（Ｎ−１）ステージの各々は
（シフト値ａを除いて）同じである。そして、第１の回
転手段１４は（Ｎ−１）ステージ１４−２，１４−３，
１４−ｉ，…，１４−ｎを有し、第２の回転手段１５は
（Ｎ−１）ステージ１５−２，１５−３，…，１５−
ｉ，…，１５−ｎを有し、第ｊ番目の回転手段１８は
（Ｎ−１）ステージ１８−２，１８−３，…，１８−
ｉ，１８−ｎを有し、以下同じである。
（Ｍ＋１）個のパイプライン回転器に加えて、各々は同
様な第１のステージおよび（Ｎ−１）の連続した同様な
ステージを有し、また相互相関器１０はＮ個の比較手段
３８を有する。各比較器は入力がそのステージの虚数部
分Ｑデータ入力に接続されている。第１の比較手段３８
−１は入力が端子１１−１Ｑ′を介して第１のステージ
の虚数部分入力１１−１ａに接続されている。各比較手
段は出力が第１のパイプライン回転手段１１の関連する
ステージの選択Ｓ入力１１−ｉｓに接続されている。ま
た第ｉ番目の比較手段３８−ｉの出力は被乗数部分１２
の第１のパイプライン回転手段１４の関連する第ｉ番目
のステージ１４−ｉの選択Ｓ入力に接続されている。そ
して、第１の比較器３８−１は入力１１−１ａにおいて
第１のパイプラインステージの端子１１−１Ｑ′から入
力を受信し、出力データビットを選択端子１１−１ｓお
よび１４−１ｓに供給する。第２の比較器３８−２は第
２のステージの虚数部分データ端子１１−２Ｑ′から入
力を受信し、出力データビットを選択端子１１−２ｓお
よび１４−２ｓに供給し、以下同様にして、第ｉ番目の
比較器３８−ｉはステージ１１−ｉのＱ′虚数部分デー
タ入力１１−ｉＱ′から入力を受信し、出力データビッ
トを並列接続された選択端子１１−ｉｓおよび１４−ｉ
ｓに供給し、最後に、第ｎ番目の比較器３８−ｎは第ｎ
番目のステージのＱ′データビット１１−ｎＱ′から入
力を受信し、出力を並列接続された選択端子１１−ｎｓ
および１４−ｎｓに供給する。
様な第１のステージおよび（Ｎ−１）の連続した同様な
ステージを有し、また相互相関器１０はＮ個の比較手段
３８を有する。各比較器は入力がそのステージの虚数部
分Ｑデータ入力に接続されている。第１の比較手段３８
−１は入力が端子１１−１Ｑ′を介して第１のステージ
の虚数部分入力１１−１ａに接続されている。各比較手
段は出力が第１のパイプライン回転手段１１の関連する
ステージの選択Ｓ入力１１−ｉｓに接続されている。ま
た第ｉ番目の比較手段３８−ｉの出力は被乗数部分１２
の第１のパイプライン回転手段１４の関連する第ｉ番目
のステージ１４−ｉの選択Ｓ入力に接続されている。そ
して、第１の比較器３８−１は入力１１−１ａにおいて
第１のパイプラインステージの端子１１−１Ｑ′から入
力を受信し、出力データビットを選択端子１１−１ｓお
よび１４−１ｓに供給する。第２の比較器３８−２は第
２のステージの虚数部分データ端子１１−２Ｑ′から入
力を受信し、出力データビットを選択端子１１−２ｓお
よび１４−２ｓに供給し、以下同様にして、第ｉ番目の
比較器３８−ｉはステージ１１−ｉのＱ′虚数部分デー
タ入力１１−ｉＱ′から入力を受信し、出力データビッ
トを並列接続された選択端子１１−ｉｓおよび１４−ｉ
ｓに供給し、最後に、第ｎ番目の比較器３８−ｎは第ｎ
番目のステージのＱ′データビット１１−ｎＱ′から入
力を受信し、出力を並列接続された選択端子１１−ｎｓ
および１４−ｎｓに供給する。
また、相互相関器１０は複数Ｎ×（Ｍ−１）個の遅延手
段４０を有し、各々は入力データを１共通間隔（ＣＴ
Ｉ）だけ遅延させる。遅延手段４０の１つは部分１２の
第１の（Ｍ−１）個の回転手段の各々の第ｉ番目のステ
ージのサンプルバスと次の回転手段の同じ第ｉ番目のス
テージとの間に設けられている。そして、Ｎ個の遅延手
段４０−ｉ１があり、各々は入力が第１の回転手段１４
の関連する第ｉ番目のステージの選択バスに接続され、
出力は第２の回転手段１５の第ｉ番目のステージの選択
バスに接続されている。他のＮ個の遅延ステージ４０−
ｉ２の各々は第２の回転手段１５の第ｉ番目のステージ
と第３の回転手段１６の同じ第ｉ番目のステージとの間
に接続され、また第３番目の回転手段１６から第４番目
の回転手段１４に対して別のＮ個の遅延手段があり、以
下同様である。そして、被乗数の第１の回転器の第１の
ステージ１４−１のバス出力Ｓ′は遅延ステージ４０−
１１の入力に接続され、これは出力が第２の回転手段の
第１のステージの選択入力１５−１ｓに接続され、その
ステージの出力Ｓ′は遅延手段４０−１２の入力に接続
され、その出力は第３のパイプラインの第１のステージ
の選択入力１６−１ｓに接続され、以下同様である。同
様にして、第１の被乗数回転器の第２のステージ１４−
２の選択端子Ｓ′は他の遅延ステージ４０−２１の入力
に接続され、その出力は第２の被乗数回転器の第２のス
テージの選択バス１５−２ｓに接続され、これは次の遅
延ステージ４０−２２の入力に接続され、その出力は第
３のパイプラインの第２のステージの選択バス１６−２
ｓに接続され、これは次の遅延ステージの入力に接続さ
れる等である。第ｊ番目の被乗数回転器１８は第１のス
テージ１８−１を有し、選択入力１８−１ｓは出力デー
タを遅延手段４０−１（ｊ−１）から受信し、そのデー
タは全体で（ｊ−１）の遅延間隔だけ遅延されている。
また、そのパイプライン回転器の第２のステージ１８−
２は他の遅延手段４０−２（ｊ−１）の出力を受信し、
第ｊ番目のパイプラインの第ｉ番目のステージ１８−ｉ
は遅延手段４０−ｉ（ｊ−１）の出力から選択信号を受
信する等である。
段４０を有し、各々は入力データを１共通間隔（ＣＴ
Ｉ）だけ遅延させる。遅延手段４０の１つは部分１２の
第１の（Ｍ−１）個の回転手段の各々の第ｉ番目のステ
ージのサンプルバスと次の回転手段の同じ第ｉ番目のス
テージとの間に設けられている。そして、Ｎ個の遅延手
段４０−ｉ１があり、各々は入力が第１の回転手段１４
の関連する第ｉ番目のステージの選択バスに接続され、
出力は第２の回転手段１５の第ｉ番目のステージの選択
バスに接続されている。他のＮ個の遅延ステージ４０−
ｉ２の各々は第２の回転手段１５の第ｉ番目のステージ
と第３の回転手段１６の同じ第ｉ番目のステージとの間
に接続され、また第３番目の回転手段１６から第４番目
の回転手段１４に対して別のＮ個の遅延手段があり、以
下同様である。そして、被乗数の第１の回転器の第１の
ステージ１４−１のバス出力Ｓ′は遅延ステージ４０−
１１の入力に接続され、これは出力が第２の回転手段の
第１のステージの選択入力１５−１ｓに接続され、その
ステージの出力Ｓ′は遅延手段４０−１２の入力に接続
され、その出力は第３のパイプラインの第１のステージ
の選択入力１６−１ｓに接続され、以下同様である。同
様にして、第１の被乗数回転器の第２のステージ１４−
２の選択端子Ｓ′は他の遅延ステージ４０−２１の入力
に接続され、その出力は第２の被乗数回転器の第２のス
テージの選択バス１５−２ｓに接続され、これは次の遅
延ステージ４０−２２の入力に接続され、その出力は第
３のパイプラインの第２のステージの選択バス１６−２
ｓに接続され、これは次の遅延ステージの入力に接続さ
れる等である。第ｊ番目の被乗数回転器１８は第１のス
テージ１８−１を有し、選択入力１８−１ｓは出力デー
タを遅延手段４０−１（ｊ−１）から受信し、そのデー
タは全体で（ｊ−１）の遅延間隔だけ遅延されている。
また、そのパイプライン回転器の第２のステージ１８−
２は他の遅延手段４０−２（ｊ−１）の出力を受信し、
第ｊ番目のパイプラインの第ｉ番目のステージ１８−ｉ
は遅延手段４０−ｉ（ｊ−１）の出力から選択信号を受
信する等である。
部分１２の被乗数パイプラインの各々には一対の実数部
分および虚数部分データ出力１４−ｎＩ／１４−ｎＱ，
１５−ｎＩ／１５−ｎＱ，１６−ｎＩ／１６−ｎＱ，
…，１８−ｎＩ／１８−ｎＱ，…等が関連している。被
乗数パイプラインからのＩ／Ｑ対の信号の各々はＭ個の
最終部分１４−ｐ，１５−ｐ，…，１８−ｐ，…の関連
する１つで同じように処理される。そして、第１の被乗
数パイプラインの虚数部分データ出力１４−ｎＱは乗算
手段４２−１ａの一方の入力に接続されている。この乗
算手段は第１の回転器パイプライン出力１１ｃから被乗
数部分入力１２ｃを介して第２の入力に乗数実数部の絶
対値｜Ｘ｜データを受信する。乗算器４２の各々は所望
により本技術分野で周知のように適当なシフトレジスタ
／加算器によって構成することができる。各乗算手段４
２（例えば、手段４２−１ａ）の出力のデータ積はＮ個
の共通間隔の遅延のために関連するブロック遅延手段４
４（例えば、手段４４−１ａ）の入力に供給される。ま
た、乗算器のデータ出力は直接第１の加算手段４６（例
えば、手段４６−１ａ）の第１の加算入力に供給され
る。この第１の加算手段４６は第２の加算入力に関連す
るブロック遅延手段４４（例えば、手段４４−１ａ）の
出力から反転されたブロック遅延データを受信する。手
段４６からの出力和データは第２の加算手段４８（例え
ば、手段４８−１ａ）の第１の加算入力に供給され、こ
の第２の加算手段４８の第２の加算入力には関連する相
関器出力（例えば、出力ＣＱ（０））からデータが供給
される。第２の加算手段４８の出力はクロック駆動式蓄
積器手段５０（例えば、手段５０−１ａ）の入力にに供
給され、この蓄積手段５０の出力から関連する相関器出
力が取り出されている。
分および虚数部分データ出力１４−ｎＩ／１４−ｎＱ，
１５−ｎＩ／１５−ｎＱ，１６−ｎＩ／１６−ｎＱ，
…，１８−ｎＩ／１８−ｎＱ，…等が関連している。被
乗数パイプラインからのＩ／Ｑ対の信号の各々はＭ個の
最終部分１４−ｐ，１５−ｐ，…，１８−ｐ，…の関連
する１つで同じように処理される。そして、第１の被乗
数パイプラインの虚数部分データ出力１４−ｎＱは乗算
手段４２−１ａの一方の入力に接続されている。この乗
算手段は第１の回転器パイプライン出力１１ｃから被乗
数部分入力１２ｃを介して第２の入力に乗数実数部の絶
対値｜Ｘ｜データを受信する。乗算器４２の各々は所望
により本技術分野で周知のように適当なシフトレジスタ
／加算器によって構成することができる。各乗算手段４
２（例えば、手段４２−１ａ）の出力のデータ積はＮ個
の共通間隔の遅延のために関連するブロック遅延手段４
４（例えば、手段４４−１ａ）の入力に供給される。ま
た、乗算器のデータ出力は直接第１の加算手段４６（例
えば、手段４６−１ａ）の第１の加算入力に供給され
る。この第１の加算手段４６は第２の加算入力に関連す
るブロック遅延手段４４（例えば、手段４４−１ａ）の
出力から反転されたブロック遅延データを受信する。手
段４６からの出力和データは第２の加算手段４８（例え
ば、手段４８−１ａ）の第１の加算入力に供給され、こ
の第２の加算手段４８の第２の加算入力には関連する相
関器出力（例えば、出力ＣＱ（０））からデータが供給
される。第２の加算手段４８の出力はクロック駆動式蓄
積器手段５０（例えば、手段５０−１ａ）の入力にに供
給され、この蓄積手段５０の出力から関連する相関器出
力が取り出されている。
動作においては、複素数入力信号XデータはＣＯＲＤＩ
Ｃ回転器パイプライン１１を駆動する。各パイプライン
ステージにおける回転（そのステージの選択バス上のデ
ータビットによって決定される）は前のステージからの
入力である虚数部分データ（即ち、Ｑデータ）の符号に
よって決定される。即ち、ξｉ＝ＳＧＮ（Ｑi-1）であ
り、ξｉは第ｉ番目のステージの回転の符号であり、ξ
１は入力１１ａの虚数部分ＸImデータの極性によって与
えられる。そして、相関器１０はデータを処理し、第１
の回転器１１が第１の入力信号の絶対値の大きさ｜Ｘ｜
である実数部分出力（すなわち、Ｉ部分出力）を発生す
るように角度を低減する。更に、第１のＣＯＲＤＩＣパ
イプライン回転手段１１の各ステージからのＱ入力信号
の符号は被乗数部分１２の全ての連続するＣＯＲＤＩＣ
パイプライン回転手段の各ステージにおける符号を決定
し、第１のＣＯＲＤＩＣ手段がほぼゼロ角度に達するよ
うに乗数Ｘ複素数ディジタルデータを回転させる角度Ｑ
に対して同じ位相角だけ被乗数部分複素数データ入力信
号Yを回転させる。２つのパイプライン構造間の符号ビ
ットを保存することによって、他の乗算器（ここでは乗
算器１１）がその入力データをゼロ角度まで回転させて
出力に実数データの大きさのみを発生し、Ｑ出力（例え
ば、出力１１−ｎＱ）はほぼゼロの大きさとなる場合、
２つの複素数データ入力の位相の差に等しい位相まで被
乗数パイプラインがそれらの出力データを回転させる。
そして、これは各サンプリング間隔に対する入力対の複
素数ディジタルデータ信号の位相に対して有効な複素数
共役乗算器である。複素数相関は各被乗数部分パイプラ
イン回転器の両複素数データの流れに第１のＣＯＲＤＩ
Ｃパイプライン手段１１からの信号出力の大きさを掛け
ることによって完成する。第１のＣＯＲＤＩＣパイプラ
イン１１の符号情報および大きさ出力はパイプライン回
転器１４，１５，１６，，…，１８，…の全てに遅延さ
せられ、第ｊ番目のパイプラインに対する遅延時間は共
通間隔（ＣＴＩ）のｊ倍である。このようにして、適切
な符号（位相）および振幅情報は相関関数の第ｊ番目の
成分の計算に適したY入力データと正確に一致して第ｊ
番目の被乗数パイプライン回転器に達する。Ｎ個のサン
プルのデータの蓄積によって、被乗数パイプラインの各
々の出力は適切な複素数出力信号Ｃ（ｊ）を発生する。
Ｃ回転器パイプライン１１を駆動する。各パイプライン
ステージにおける回転（そのステージの選択バス上のデ
ータビットによって決定される）は前のステージからの
入力である虚数部分データ（即ち、Ｑデータ）の符号に
よって決定される。即ち、ξｉ＝ＳＧＮ（Ｑi-1）であ
り、ξｉは第ｉ番目のステージの回転の符号であり、ξ
１は入力１１ａの虚数部分ＸImデータの極性によって与
えられる。そして、相関器１０はデータを処理し、第１
の回転器１１が第１の入力信号の絶対値の大きさ｜Ｘ｜
である実数部分出力（すなわち、Ｉ部分出力）を発生す
るように角度を低減する。更に、第１のＣＯＲＤＩＣパ
イプライン回転手段１１の各ステージからのＱ入力信号
の符号は被乗数部分１２の全ての連続するＣＯＲＤＩＣ
パイプライン回転手段の各ステージにおける符号を決定
し、第１のＣＯＲＤＩＣ手段がほぼゼロ角度に達するよ
うに乗数Ｘ複素数ディジタルデータを回転させる角度Ｑ
に対して同じ位相角だけ被乗数部分複素数データ入力信
号Yを回転させる。２つのパイプライン構造間の符号ビ
ットを保存することによって、他の乗算器（ここでは乗
算器１１）がその入力データをゼロ角度まで回転させて
出力に実数データの大きさのみを発生し、Ｑ出力（例え
ば、出力１１−ｎＱ）はほぼゼロの大きさとなる場合、
２つの複素数データ入力の位相の差に等しい位相まで被
乗数パイプラインがそれらの出力データを回転させる。
そして、これは各サンプリング間隔に対する入力対の複
素数ディジタルデータ信号の位相に対して有効な複素数
共役乗算器である。複素数相関は各被乗数部分パイプラ
イン回転器の両複素数データの流れに第１のＣＯＲＤＩ
Ｃパイプライン手段１１からの信号出力の大きさを掛け
ることによって完成する。第１のＣＯＲＤＩＣパイプラ
イン１１の符号情報および大きさ出力はパイプライン回
転器１４，１５，１６，，…，１８，…の全てに遅延さ
せられ、第ｊ番目のパイプラインに対する遅延時間は共
通間隔（ＣＴＩ）のｊ倍である。このようにして、適切
な符号（位相）および振幅情報は相関関数の第ｊ番目の
成分の計算に適したY入力データと正確に一致して第ｊ
番目の被乗数パイプライン回転器に達する。Ｎ個のサン
プルのデータの蓄積によって、被乗数パイプラインの各
々の出力は適切な複素数出力信号Ｃ（ｊ）を発生する。
新規な複素数ＣＯＲＤＩＣ相関器の現在好適な実施例に
ついて一例を説明したが、本技術分野に専門知識を有す
る者にとつては多くの変更および変形を行うことができ
ることは明らかであろう。従って、我々の意図は特許請
求の範囲によってのみ制限されるものであり、ここに説
明した好適実施例の説明によって制限されるものではな
い。
ついて一例を説明したが、本技術分野に専門知識を有す
る者にとつては多くの変更および変形を行うことができ
ることは明らかであろう。従って、我々の意図は特許請
求の範囲によってのみ制限されるものであり、ここに説
明した好適実施例の説明によって制限されるものではな
い。
第１図は、左側の図面第１ａ図および右側の図面第１ｂ
図から組み立てられるものであり、本発明の原理による
一対の複素数サンプルディジタルデータ用の現在の好適
な相互相関器の構成図である。 １０……相互相関装置、１１……第１のＣＯＲＤＩＣパ
イプライン順次回転手段、１１−１……第１のパイプラ
イン手段の第１のステージ、１１−２……第２のステー
ジ、１１−ｎ……第ｎのステージ、１２……第２の装置
部分、１４，１５，１６，１８……ＣＯＲＤＩＣパイプ
ライン回転手段、２４……ＭＵＸ（マルチプレクサ）、
２２……インバータ手段、３２……遅延手段、３４……
２進割算手段、４０……遅延手段、３８……比較器、５
０……蓄積器。
図から組み立てられるものであり、本発明の原理による
一対の複素数サンプルディジタルデータ用の現在の好適
な相互相関器の構成図である。 １０……相互相関装置、１１……第１のＣＯＲＤＩＣパ
イプライン順次回転手段、１１−１……第１のパイプラ
イン手段の第１のステージ、１１−２……第２のステー
ジ、１１−ｎ……第ｎのステージ、１２……第２の装置
部分、１４，１５，１６，１８……ＣＯＲＤＩＣパイプ
ライン回転手段、２４……ＭＵＸ（マルチプレクサ）、
２２……インバータ手段、３２……遅延手段、３４……
２進割算手段、４０……遅延手段、３８……比較器、５
０……蓄積器。
Claims (6)
- 【請求項１】第１および第２の複素数ディジタルデータ
信号を相互相関させる装置であって、第１のパイプライ
ンＣＯＲＤＩＣ回転手段を有し、前記第１の複素数デー
タ信号の別々の虚数部分および実数部分を受信し、独立
部分を所定の低減角度α回転させて入力信号の虚数部分
の大きさを複数Ｎ個の連続ステージの各々においてゼロ
に向けて漸次低減し、第１の複素数データ信号の絶対値
に等しい出力データを発生する乗数部と、各々が同様に
複数Ｎ個の連続ステージを有する複数Ｍ個の別のパイプ
ラインＣＯＲＤＩＣ回転手段を有し、各々選択信号に応
答して同様な角度α回転させるように第２の複素数デー
タ信号の実数部分および虚数部分を変更し、１≦ｊ≦
（Ｍ−１）である場合に、各ｊ番目の回転手段における
回転が前の（ｊ−１）番目の回転手段における全遅延よ
りも１共通遅延間隔だけ大きく漸次遅延させられる被乗
数部と、前記回転手段の全てから前記変更された第２の
複素数データ信号を演算処理し、いつでも一時に両複素
数信号の相互相関に対応する１組のデータを発生する手
段とを有する前記装置。 - 【請求項２】前記第１の回転手段における複数Ｎ個のス
テージの各々は該ステージへの虚数部分のデータ入力の
符号に従って選択データビットによって選択された方法
に各実数および虚数入力データ部分を回転させ、各ステ
ージはステージの虚数部分のデータ入力を監視して選択
データビットの状態を設定する複数Ｎ個の比較手段の１
つを有する請求項１記載の装置。 - 【請求項３】前記第１の回転手段の各ステージに関連す
る前記比較手段は前のステージからの虚数部分のデータ
出力を受信する請求項２記載の装置。 - 【請求項４】角度αｉは第ｉ番目のステージ用の回転角
度であり、ここで１≦ｉ≦Ｎであり、α１＝９０゜、ｉ
＝２，３，…Ｎの各々に対してｎ＝ｉ−２の場合αｉ＝
tan-1（２-n）゜である請求項１記載の装置。 - 【請求項５】前記被乗数部は更に入力データ信号を１共
通時間間隔（ＣＴＩ）だけ遅延させる複数（Ｍ−１）×
Ｎ個の遅延手段を有し、各遅延手段は前記別の回転手段
の中の前の第ｊ番目の手段の関連する第ｉ番目のステー
ジ（ここで１≦ｉ≦Ｎ）から選択信号を受信し、前記別
の回転手段の中の次の第（ｊ＋１）番目の手段の同じ第
ｉ番目のステージに遅延された選択信号を供給するよう
になっており、また前記被乗数部は各々が前記Ｍ個の別
の回転手段の各々の実数部分および虚数部分の出力の１
つに関係し、前記回転手段の出力を第１の複素数絶対値
で処理してＭ個の遅延した相関器のデータ出力の対応す
る１つの同じ部分を得る複数２Ｍ個の最終手段を有する
請求項１記載の装置。 - 【請求項６】前記複数の最終手段の各々は、前記関連す
る被乗数部出力データおよび乗数部絶対値出力デテータ
の積に等しいデータを得る手段と、該積データをＮ個の
共通時間間隔（ＣＴＩ）だけ遅延させる手段と、該遅延
した積データを積データから減算して第１の加算出力を
得る第１の加算手段と、該第１の加算手段およびその部
分の相関器データ出力を加算して第２の加算出力を得る
第２の加算手段と、該第２の加算出力を蓄積して、その
部分の相関器のデータ出力を得る手段とを有する請求項
５記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/274,473 US4937775A (en) | 1988-11-21 | 1988-11-21 | Apparatus for the cross-correlation of a pair of complex sampled signals |
| US274,473 | 1988-11-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02148360A JPH02148360A (ja) | 1990-06-07 |
| JPH0642246B2 true JPH0642246B2 (ja) | 1994-06-01 |
Family
ID=23048347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218775A Expired - Lifetime JPH0642246B2 (ja) | 1988-11-21 | 1989-08-28 | 一対の複素数サンプル信号の相互相関装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4937775A (ja) |
| EP (1) | EP0370603B1 (ja) |
| JP (1) | JPH0642246B2 (ja) |
| KR (1) | KR920005239B1 (ja) |
| DE (1) | DE68925618T2 (ja) |
| IL (1) | IL91189A0 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983970A (en) * | 1990-03-28 | 1991-01-08 | General Electric Company | Method and apparatus for digital phased array imaging |
| US5570691A (en) * | 1994-08-05 | 1996-11-05 | Acuson Corporation | Method and apparatus for real-time, concurrent adaptive focusing in an ultrasound beamformer imaging system |
| US5551433A (en) * | 1994-08-05 | 1996-09-03 | Acuson Corporation | Method and apparatus for a geometric aberration transform in an adaptive focusing ultrasound beamformer system |
| EP0883860B1 (en) * | 1996-02-29 | 2006-08-23 | Acuson Corporation | Multiple ultrasound image registration system, method and transducer |
| US6045508A (en) | 1997-02-27 | 2000-04-04 | Acuson Corporation | Ultrasonic probe, system and method for two-dimensional imaging or three-dimensional reconstruction |
| US5876345A (en) * | 1997-02-27 | 1999-03-02 | Acuson Corporation | Ultrasonic catheter, system and method for two dimensional imaging or three-dimensional reconstruction |
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