JPH0642632B2 - ガロア体上の演算装置 - Google Patents
ガロア体上の演算装置Info
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- JPH0642632B2 JPH0642632B2 JP60026212A JP2621285A JPH0642632B2 JP H0642632 B2 JPH0642632 B2 JP H0642632B2 JP 60026212 A JP60026212 A JP 60026212A JP 2621285 A JP2621285 A JP 2621285A JP H0642632 B2 JPH0642632 B2 JP H0642632B2
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- memory
- output
- input terminal
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はディジタル信号の誤り訂正回路に係り、特にリ
ード・ソロモン符号の復合に好適なガロア体上の演算装
置に関する。
ード・ソロモン符号の復合に好適なガロア体上の演算装
置に関する。
リード・ソロモン符号等の誤り訂正符号の復合を行うに
はガロア体上での演算（乗算，除算及び加算）を行う必
要がある。特に最小距離の大きなリード・ソロモン符号
の復合を行う場合、高次の多項式演算を行わなければな
らない。
はガロア体上での演算（乗算，除算及び加算）を行う必
要がある。特に最小距離の大きなリード・ソロモン符号
の復合を行う場合、高次の多項式演算を行わなければな
らない。
従来のガロア体上での演算装置としては、特開昭58-219
848号に記載のように、乗数を２つの部分に分け、被乗
数を乗数の各ビットごとにゲート制御を行い、その出力
を順次加算していく部分乗算を２回、各部分乗算出力の
加算を１回行うものが知られている。この装置では大容
量のメモリーを必要としないため、回路規模を縮小する
ことができる。
848号に記載のように、乗数を２つの部分に分け、被乗
数を乗数の各ビットごとにゲート制御を行い、その出力
を順次加算していく部分乗算を２回、各部分乗算出力の
加算を１回行うものが知られている。この装置では大容
量のメモリーを必要としないため、回路規模を縮小する
ことができる。
しかし、制御が複雑であり、１度の乗算に２ステップの
処理が必要である。また高次多項式の演算を行う時、べ
き乗の演算，演算結果の記憶等に対する考慮がなされて
いないため、作業用バッファとしてのRAMとのアクセス
が頻繁になり、演算ステップ数が増大してしまう問題が
ある。
処理が必要である。また高次多項式の演算を行う時、べ
き乗の演算，演算結果の記憶等に対する考慮がなされて
いないため、作業用バッファとしてのRAMとのアクセス
が頻繁になり、演算ステップ数が増大してしまう問題が
ある。
本発明の目的は、複雑な高次多項式の演算を少ないステ
ップ数で実行することのできるガロア体上での演算装置
を提供することにある。
ップ数で実行することのできるガロア体上での演算装置
を提供することにある。
本発明の演算装置では、乗算または除算と加算を同時に
行ない、高速の乗算，除算回路に補助レジスタを組み入
れることにより、高次多項式におけるべき乗演算のステ
ップ数を減少させ、さらに加算回路の入力部に、データ
・バスからの入力と乗除算回路出力との選択回路を組み
入れることにより、多項式演算のステップ数の減少を実
現している。
行ない、高速の乗算，除算回路に補助レジスタを組み入
れることにより、高次多項式におけるべき乗演算のステ
ップ数を減少させ、さらに加算回路の入力部に、データ
・バスからの入力と乗除算回路出力との選択回路を組み
入れることにより、多項式演算のステップ数の減少を実
現している。
以下、本発明の一実施例を第１図により説明する。同図
において、１，５，６はデータ・バスからの入力データ
を記憶するレジスタ、２はＹ−レジスタ１の出力から逆
数を求める変換ＲＯＭ、７はガロア体ＧＦ(2m)上での乗
算を行なう乗算回路、４は、乗算回路７の乗数としてＹ
−レジスタ１の出力、逆数変換ＲＯＭ２の出力及びＬＸ
−レジスタ５の出力のうちどれかを選択するＭＰＸ回路
である。また、11はガロア体ＧＦ(2m)上での加算を行な
う加算回路、８は加算回路における加数としてデータ・
バスからの入力データか演算装置の出力のうちどれかを
選択するＭＰＸ回路、10はＭＰＸ回路８の出力をゲート
制御するゲート回路、12は加算回路11の出力をデータ・
バス上に出力するためのAuバッファである。また、13,1
6,17,18は、それぞれＹ−レジスタ１、Ｚ−レジスタ
９、Ｘ−レジセスタ６、ＬＸ−レジスタ５のＹＣＰ、Ｚ
ＣＰ、ＸＣＰ、ＬＸＣＰパルス入力端子、14,15はそれ
ぞれＭＰＸ回路４，８のＹＳ、ＺＳ制御信号入力端子、
19はゲート回路10のＺＣゲート信号入力端子である。
において、１，５，６はデータ・バスからの入力データ
を記憶するレジスタ、２はＹ−レジスタ１の出力から逆
数を求める変換ＲＯＭ、７はガロア体ＧＦ(2m)上での乗
算を行なう乗算回路、４は、乗算回路７の乗数としてＹ
−レジスタ１の出力、逆数変換ＲＯＭ２の出力及びＬＸ
−レジスタ５の出力のうちどれかを選択するＭＰＸ回路
である。また、11はガロア体ＧＦ(2m)上での加算を行な
う加算回路、８は加算回路における加数としてデータ・
バスからの入力データか演算装置の出力のうちどれかを
選択するＭＰＸ回路、10はＭＰＸ回路８の出力をゲート
制御するゲート回路、12は加算回路11の出力をデータ・
バス上に出力するためのAuバッファである。また、13,1
6,17,18は、それぞれＹ−レジスタ１、Ｚ−レジスタ
９、Ｘ−レジセスタ６、ＬＸ−レジスタ５のＹＣＰ、Ｚ
ＣＰ、ＸＣＰ、ＬＸＣＰパルス入力端子、14,15はそれ
ぞれＭＰＸ回路４，８のＹＳ、ＺＳ制御信号入力端子、
19はゲート回路10のＺＣゲート信号入力端子である。
まず、ガロア体ＧＦ(2m)上での演算回路について、ＧＦ
(23)を例にして説明する。
(23)を例にして説明する。
ＧＦ(2)上の既約多項式Ｆ(x)の根の１つをαとすると、
ＧＦ(2)の元“０”，“１”にαのべき乗で表わされる
６個の元を加えた集合 ｛０，１，α，α２，α３，α４，α５，α６｝ はＧＦ(23)を構成する。
ＧＦ(2)の元“０”，“１”にαのべき乗で表わされる
６個の元を加えた集合 ｛０，１，α，α２，α３，α４，α５，α６｝ はＧＦ(23)を構成する。
Ｆ(x)＝ｘ３＋ｘ＋１ とすると、 α３＝α＋１ となる。この時のＧＦ(23)のべき表現と、ベクトル表現
を表１に示す。
を表１に示す。
ここで、ＧＦ(23)上の乗算をＸ＊Ｙ，ＧＦ(23)上の除算
をＸ／Ｙ，ＧＦ(23)上の加算をＸＹとし、 Ａ＝（ａ２，ａ１，ａ０）＝a2x2+a1x+a0 Ｂ＝（ｂ２，ｂ１，ｂ０）＝b2x2+b1x+b0 とすると、 ＡＢ＝(a2+b2,a1+b1,a0+b0) Ａ＊Ｂ＝(a2x2+a1x+a0)・(b2x2+b1X+b0)mod(x3+x+1) ＝(a2b2+a2b0+a1b1+a0b2)x2 ＋(a2b2+a2b1+a1b2+a1b0+a0b1)x ＋(a2b1+a1b2+a0b0) となる。ただしmod(x3+x+1)は(x3+x+1)を法とする乗算
を示している。通常、ディジタル信号は２進数（すなわ
ち表１におけるベクトル表現）として扱われるため、加
算については各ビットでmod2の加算（排他的論理和）を
行なえばよい。
をＸ／Ｙ，ＧＦ(23)上の加算をＸＹとし、 Ａ＝（ａ２，ａ１，ａ０）＝a2x2+a1x+a0 Ｂ＝（ｂ２，ｂ１，ｂ０）＝b2x2+b1x+b0 とすると、 ＡＢ＝(a2+b2,a1+b1,a0+b0) Ａ＊Ｂ＝(a2x2+a1x+a0)・(b2x2+b1X+b0)mod(x3+x+1) ＝(a2b2+a2b0+a1b1+a0b2)x2 ＋(a2b2+a2b1+a1b2+a1b0+a0b1)x ＋(a2b1+a1b2+a0b0) となる。ただしmod(x3+x+1)は(x3+x+1)を法とする乗算
を示している。通常、ディジタル信号は２進数（すなわ
ち表１におけるベクトル表現）として扱われるため、加
算については各ビットでmod2の加算（排他的論理和）を
行なえばよい。
ｃ＝（ｃ２，ｃ１，ｃ０）＝ＡＢ とした時の加算回路11を図２に示す。同図において、21
はＡ入力端子、22はＢ入力端子、23はＣ出力端子であ
る。なお、明らかにガロア体上での減算は加算と同じに
なる。
はＡ入力端子、22はＢ入力端子、23はＣ出力端子であ
る。なお、明らかにガロア体上での減算は加算と同じに
なる。
また、乗算については Ｄ＝（ｄ２，ｄ１，ｄ０）＝Ａ＊Ｂ とおくと、 となり、この演算は、第３図に示すように９個のＡＮＤ
回路と９個のＥＯＲ回路によって実現される。同図にお
いて31はＤ出力端子である。
回路と９個のＥＯＲ回路によって実現される。同図にお
いて31はＤ出力端子である。
他のガロア体、例えばＧＦ(28)等についても同様にして
加算回路及び乗算回路を構成することができる。
加算回路及び乗算回路を構成することができる。
次いで、除算について説明する。
除算 Ｅ＝Ａ／Ｂ は次のように変形できる。
Ｅ＝Ａ＊(1/B) したがってＢの逆数(1/B)を求めれば、第３図の乗算回
路を用いて除算を行なうことができる。第１図に示した
Ｙ−ＲＯＭ２は、Ｙ−レジスタ１の出力Ｙから逆数1/Y
を求めるもので、ＭＰＸ回路４がＭを選択することによ
り除算が実行できる。
路を用いて除算を行なうことができる。第１図に示した
Ｙ−ＲＯＭ２は、Ｙ−レジスタ１の出力Ｙから逆数1/Y
を求めるもので、ＭＰＸ回路４がＭを選択することによ
り除算が実行できる。
なお第１図のゲート回路10は、加算回路11における加数
Ｚｂ＝(Zb2,Zb1,Zb0)として、ＭＰＸ回路の８の出力Ｚ
ａ＝(Za2,Za1,Za0)か０かを選択するゲートであり、第
４図に示したようなＡＮＤ回路より構成される。同図に
おいて、41はＭＰＸ回路８からのＺａ入力端子、42は加
算回路11へのZb出力端子、19はＺＣゲート信号入力端子
である。
Ｚｂ＝(Zb2,Zb1,Zb0)として、ＭＰＸ回路の８の出力Ｚ
ａ＝(Za2,Za1,Za0)か０かを選択するゲートであり、第
４図に示したようなＡＮＤ回路より構成される。同図に
おいて、41はＭＰＸ回路８からのＺａ入力端子、42は加
算回路11へのZb出力端子、19はＺＣゲート信号入力端子
である。
次に、以下に示した高次多項式の演算を例に取って、第
１図の演算装置の具体的な動作について説明する。
１図の演算装置の具体的な動作について説明する。
Ｒ＝Ｓ４Ｔ＊Ｓ３１／Ｕ＊Ｓ２Ｖ＊ＳＷ レジスタ１，５，６，９，ＭＰＸ回路４，８、ゲート回
路10等の動作は表２に示すとうりになるが、以下に各ス
テップごとの説明を述べる。ここで、各レジスタにデー
タをラッチするには、ＹＣＰパルス入力端子13（Ｙ−レ
ジスタ１）、ＺＣＰパルス入力端子16（Ｚ−レジスタ
９）、ＸＣＰパルス入力端子17（Ｘ−レジスタ６）、Ｌ
ＸＣＰパルス入力端子18（ＬＸ−レジスタ５）に制御パ
ルスを加えれば良い。またＭＰＸ回路４は、ＹＳ制御信
号入力端子14に２bit制御信 号（３選択なので２bit必要）を送り、Ｌ，Ｍ，Ｎの選
択を行ない、ＭＰＸ回路８は、ＺＳ制御信号入力端子15
へ送る制御信号によって、Ｑ，Ｐの選択を行なう。また
ゲート回路10の出力がZaをとる時は１を、０をとる時は
０をＺＣ端子19に加えれば良い。
路10等の動作は表２に示すとうりになるが、以下に各ス
テップごとの説明を述べる。ここで、各レジスタにデー
タをラッチするには、ＹＣＰパルス入力端子13（Ｙ−レ
ジスタ１）、ＺＣＰパルス入力端子16（Ｚ−レジスタ
９）、ＸＣＰパルス入力端子17（Ｘ−レジスタ６）、Ｌ
ＸＣＰパルス入力端子18（ＬＸ−レジスタ５）に制御パ
ルスを加えれば良い。またＭＰＸ回路４は、ＹＳ制御信
号入力端子14に２bit制御信 号（３選択なので２bit必要）を送り、Ｌ，Ｍ，Ｎの選
択を行ない、ＭＰＸ回路８は、ＺＳ制御信号入力端子15
へ送る制御信号によって、Ｑ，Ｐの選択を行なう。また
ゲート回路10の出力がZaをとる時は１を、０をとる時は
０をＺＣ端子19に加えれば良い。
ＭＰＸ回路８をＱに選択し、データＷをＺ−レジスタ
９にラッチする。
９にラッチする。
データＶをＹ−レジスタ１にラッチする。
データＳをＸ−レジスタ６とＬＸ−レジスタ５にラッ
チする。以後ＬＸ−レジスタ５にはデータのラッチを行
なわず、常にＳの値が保持されるようにする。
チする。以後ＬＸ−レジスタ５にはデータのラッチを行
なわず、常にＳの値が保持されるようにする。
ＭＰＸ回路４をＬに選択し、ゲート回路10へのゲート
信号入力を１にすると、加算回路11の出力は、 Ｘ＊ＹＺ＝Ｓ＊ＶＷ＝Ｖ＊ＳＷ となる。この時ＭＰＸ回路８をＰに選択しておくことに
よって、この演算結果がＺ−レジスタ９にラッチされ
る。またAuバッファ12を端子20の制御信号によりデータ
・バスへの出力を制御することによりバスがフリーとな
るので、このステップ中にデータＵをＹ−レジスタ１に
ラッチすることができる。Ｙ−ＲＯＭ２から逆数1/Uが
出力される。
信号入力を１にすると、加算回路11の出力は、 Ｘ＊ＹＺ＝Ｓ＊ＶＷ＝Ｖ＊ＳＷ となる。この時ＭＰＸ回路８をＰに選択しておくことに
よって、この演算結果がＺ−レジスタ９にラッチされ
る。またAuバッファ12を端子20の制御信号によりデータ
・バスへの出力を制御することによりバスがフリーとな
るので、このステップ中にデータＵをＹ−レジスタ１に
ラッチすることができる。Ｙ−ＲＯＭ２から逆数1/Uが
出力される。
ＭＰＸ回路４をＮに選択し、ゲート回路10のゲート信
号入力を０にすると、加算回路11の出力は、 となり、これをデータ・バスへ出力した後に、Ｘ−レジ
スタ６にラッチする。
号入力を０にすると、加算回路11の出力は、 となり、これをデータ・バスへ出力した後に、Ｘ−レジ
スタ６にラッチする。
Ｘ＝Ｓ２ となる。また、ラッチ３に、端子０へのパルスによりＹ
−ＲＯＭ２の出力1/Uをラッチする。
−ＲＯＭ２の出力1/Uをラッチする。
ＭＰＸ回路４をＭに選択し、ゲート回路10のゲート信
号入力を１にすると、加算回路11の出力は、 Ｘ＊（１／Ｙ）Ｚ＝Ｓ２＊１／Ｕ（Ｖ＊ＳＷ） ＝１／Ｕ＊Ｓ２Ｖ＊ＳＷ となる。ＭＰＸ回路８をＰに選択し、Ｚ−レジスタ９に
このデータをラッチする。同時にデータＴをＹ−レジス
タ１にラッチする。
号入力を１にすると、加算回路11の出力は、 Ｘ＊（１／Ｙ）Ｚ＝Ｓ２＊１／Ｕ（Ｖ＊ＳＷ） ＝１／Ｕ＊Ｓ２Ｖ＊ＳＷ となる。ＭＰＸ回路８をＰに選択し、Ｚ−レジスタ９に
このデータをラッチする。同時にデータＴをＹ−レジス
タ１にラッチする。
ステップと同様にすると加算回路11の出力は、 となり、これをＸ−レジスタ６にラッチする。
ステップと同様にしてＺ−レジスタに、Ｘ＊ＹＺ
＝Ｓ３＊Ｔ（１／Ｕ＊Ｓ２Ｖ＊ＳＷ） ＝Ｔ＊Ｓ２１／Ｕ＊Ｓ２Ｖ＊ＳＷ をラッチする。
＝Ｓ３＊Ｔ（１／Ｕ＊Ｓ２Ｖ＊ＳＷ） ＝Ｔ＊Ｓ２１／Ｕ＊Ｓ２Ｖ＊ＳＷ をラッチする。
ＭＰＸ回路４をＮに選択し、ゲート回路10のゲート入
力信号を１にすると、加算回路11の出力は、 Ｘ＊ＬＸＺ＝Ｓ３＊Ｓ（Ｔ＊Ｓ３１／Ｕ＊Ｓ２
Ｖ＊ＳＷ） ＝Ｓ４Ｔ＊Ｓ３１／Ｕ＊Ｓ２Ｖ＊ＳＷ となり、これをデータ・バス上に出力する。
力信号を１にすると、加算回路11の出力は、 Ｘ＊ＬＸＺ＝Ｓ３＊Ｓ（Ｔ＊Ｓ３１／Ｕ＊Ｓ２
Ｖ＊ＳＷ） ＝Ｓ４Ｔ＊Ｓ３１／Ｕ＊Ｓ２Ｖ＊ＳＷ となり、これをデータ・バス上に出力する。
以上の様にＬＸ−レジスタ５にデータＳを記憶させ、同
時にゲート回路10でゲート制御を行うことにより、ＳＫ
からＳK+1を求める演算を新たにデータＳを入力した
り、Ｚ−レジスタ９を操作したりせずに行なうことがで
きる。またＭＰＸ回路８により、演算結果をデータ・バ
スを介さずにＺ−レジスタ９にラッチすることができる
ため、多項式演算のステップ数を減少させることができ
る。
時にゲート回路10でゲート制御を行うことにより、ＳＫ
からＳK+1を求める演算を新たにデータＳを入力した
り、Ｚ−レジスタ９を操作したりせずに行なうことがで
きる。またＭＰＸ回路８により、演算結果をデータ・バ
スを介さずにＺ−レジスタ９にラッチすることができる
ため、多項式演算のステップ数を減少させることができ
る。
ところで上記の演算において、ＭＰＸ回路４とゲート回
路１０の制御を別々に行なっていたが、ＭＰＸ回路４が
Ｎを選択する時にゲート回路10のゲート入力信号を０と
することにより、制御信号の数を減らすことができる。
この場合のブロック図を第５図に示す。同図は、第１図
におけるゲート回路10のＺＣゲート信号入力端子19を、
ＭＰＸ回路４のＹＳ制御信号入力端子14の内の１bitＹ
Ｓ０と共用させたものである。
路１０の制御を別々に行なっていたが、ＭＰＸ回路４が
Ｎを選択する時にゲート回路10のゲート入力信号を０と
することにより、制御信号の数を減らすことができる。
この場合のブロック図を第５図に示す。同図は、第１図
におけるゲート回路10のＺＣゲート信号入力端子19を、
ＭＰＸ回路４のＹＳ制御信号入力端子14の内の１bitＹ
Ｓ０と共用させたものである。
第５図の装置を用いた場合、表２からわかるようにステ
ップ〜ステップまでは全く同様の演算が行なえる。
以下にステップ以降の動作について、他の実施例とし
て説明する。
ップ〜ステップまでは全く同様の演算が行なえる。
以下にステップ以降の動作について、他の実施例とし
て説明する。
′ステップと同様にしてＺレジスタ９にＸ＊ＹＺ
＝Ｓ３＊Ｔ（１／Ｕ＊Ｓ２Ｖ＊ＳＷ ＝Ｔ＊Ｓ３１／Ｕ＊Ｓ２Ｖ＊ＳＷ をラッチし、同時にデータＳをＹ−レジスタ１にラッチ
する。
＝Ｓ３＊Ｔ（１／Ｕ＊Ｓ２Ｖ＊ＳＷ ＝Ｔ＊Ｓ３１／Ｕ＊Ｓ２Ｖ＊ＳＷ をラッチし、同時にデータＳをＹ−レジスタ１にラッチ
する。
′ＭＰＸ回路４をＬに選択すると加算回路11の出力
は、 Ｘ＊ＹＺ＝Ｓ３＊Ｓ）Ｔ＊Ｓ３１／Ｕ＊Ｓ２Ｖ
＊ＳＷ） ＝Ｓ４Ｔ＊Ｓ３１／Ｕ＊Ｓ２Ｖ＊ＳＷ となり、これをデータ・バス上に出力する。
は、 Ｘ＊ＹＺ＝Ｓ３＊Ｓ）Ｔ＊Ｓ３１／Ｕ＊Ｓ２Ｖ
＊ＳＷ） ＝Ｓ４Ｔ＊Ｓ３１／Ｕ＊Ｓ２Ｖ＊ＳＷ となり、これをデータ・バス上に出力する。
このようにゲート回路10の制御入力として、ＭＰＸ回路
４の制御入力の一部を用いても、演算の方法によりステ
ップ数を同じにすることができる。
４の制御入力の一部を用いても、演算の方法によりステ
ップ数を同じにすることができる。
本発明によれば、ガロア体上の演算装置において、高次
多項式の演算ステップ数を減少させる効果がある。
多項式の演算ステップ数を減少させる効果がある。
第１図は本発明の演算装置のブロック図、第２図は加算
回路図、第３図は乗算回路図、第４図はゲート回路図、
第５図は他の実施例として、演算ステップ数を変化させ
ずに制御信号の数を減少することができる演算装置のブ
ロック図の一例である。 1,3,5,6,9……ラッチ回路 ２……変換ＲＯＭ、4,8……ＭＰＸ回路 ７……乗算回路、10……ゲート回路 11……加算回路、12……出力バッファ 13,14,15,16,17,18……制御信号入力端子
回路図、第３図は乗算回路図、第４図はゲート回路図、
第５図は他の実施例として、演算ステップ数を変化させ
ずに制御信号の数を減少することができる演算装置のブ
ロック図の一例である。 1,3,5,6,9……ラッチ回路 ２……変換ＲＯＭ、4,8……ＭＰＸ回路 ７……乗算回路、10……ゲート回路 11……加算回路、12……出力バッファ 13,14,15,16,17,18……制御信号入力端子
Claims (1)
- 【請求項１】ガロア体ＧＦ（２ｍ）上で演算を行う演算
装置において、外部よりデータの入力を行うデータバス
と、 第１の記憶命令を入力する第１の記憶命令入力端子(13)
と、 第２の記憶命令を入力する第２の記憶命令入力端子(18)
と、 第３の記憶命令を入力する第３の記憶命令入力端子(17)
と、 第４の記憶命令を入力する第４の記憶命令入力端子(16)
と、 該データバス上のデータを、該第１の記憶命令入力端子
より入力される第１の記憶命令に従って記憶する第１の
記憶回路(1)と、 該データバス上のデータを、該第２の記憶命令入力端子
より入力される第２の記憶命令に従って記憶する第２の
記憶回路(5)と、 該データバス上のデータを、該第３の記憶命令入力端子
より入力される第３の記憶命令に従って記憶する第３の
記憶回路(6)と、 該第１の記憶回路に記憶されたデータの逆数を出力する
変換回路(2)と、 該第１の記憶回路の出力か、該第２の記憶回路の出力
か、該変換回路の出力のうちいずれかを選択する第１の
選択回路(4)と、 該第１の選択回路の出力と該第３の記憶回路の出力のガ
ロア体ＧＦ（２ｍ）上での乗算を行う乗算回路(7)と、 該データバス上のデータか、該演算装置の出力のうちい
ずれかを選択する第２の選択回路(8)と、 該第２の選択回路の出力を、該第４の記憶命令入力端子
より入力される第４の記憶命令に従って記憶する第４の
記憶回路(9)と、 該第４の記憶回路の出力をそのまま出力するかまたは０
を出力するゲート回路(10)と、 該乗算回路の出力と該ゲート回路の出力とのガロア体Ｇ
Ｆ（２ｍ）上での加算を行い、該加算結果を該演算装置
の出力とする加算回路(11)よりなることを特徴とするガ
ロア体上の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60026212A JPH0642632B2 (ja) | 1985-02-15 | 1985-02-15 | ガロア体上の演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60026212A JPH0642632B2 (ja) | 1985-02-15 | 1985-02-15 | ガロア体上の演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61187422A JPS61187422A (ja) | 1986-08-21 |
| JPH0642632B2 true JPH0642632B2 (ja) | 1994-06-01 |
Family
ID=12187123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60026212A Expired - Lifetime JPH0642632B2 (ja) | 1985-02-15 | 1985-02-15 | ガロア体上の演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642632B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2622861B2 (ja) * | 1988-08-17 | 1997-06-25 | 松下電器産業株式会社 | ガロア拡大体演算器 |
| JP2701378B2 (ja) * | 1988-10-26 | 1998-01-21 | 三菱電機株式会社 | 演算方式 |
-
1985
- 1985-02-15 JP JP60026212A patent/JPH0642632B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61187422A (ja) | 1986-08-21 |
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