JPH0643909A - ファジイ論理サブシステムを有する実時間制御システムおよびその方法 - Google Patents

Abstract

(57)【要約】 【目的】マルチレート実時間コントローラと共にファジ
イ論理を用いる時に、ファジイ論理殻の入出力信号を実
時間コントローラの他の部分からの入出力信号と調和さ
せて動作させること。 【構成】本発明は、矛盾のないデータ取得を確保するた
めの２つのメカニズムを備えている。その第１は各サブ
システムの実行開始後に、サブシステムへの入出力信号
が変化してしまわないように、各々のサブシステムへの
入力信号をブッファに記憶することである。その第２は
事象が正しい順序で起こることを保証するために、ある
幾つかのサブシステムについては、それらのサブシステ
ムからの信号が必要とされる時刻に基づいて実行のスケ
ジュールを組む。

Description

【発明の詳細な説明】

【０００１】

【関連出願の記載】この出願の主題は、参照によってこ
こに併合している米国特許第4,796,179 号において述べ
られている主題と関係している。

【０００２】

【産業上の利用分野】本発明は一般にファジイ論理シス
テムを制御システムに使用することに関し、特にファジ
イ論理を一つ以上のサブシステムにファジイ論理を含む
マルチレート制御システムに関する。

【０００３】

【従来の技術】ファジイ論理コントローラーおよびシス
テムは、規則の形で蓄えられている定性的な情報を提供
するのに用いられる道具である。例えば、航空機が直線
及び水平飛行を維持するための、普通のおおざっぱな規
則は、もし飛行速度が速くしかも高度が高ければ、スロ
ットル（あるいは推力）は大きくなければならない。こ
れらの条件もその結論も、いずれも定性的性格をもって
いる。

【０００４】このようなファジイ論理の定性的特徴は、
メンバー曲線を用いて、明確具体的な測定値をファジイ
メンバー値へ変換し、さらにそれらをある特定の一連の
規則に従って結合することによって実現される。航空機
の場合について図１を参照してさらに説明すれば、二つ
のメンバー曲線５０及び５２を用いて、高度と所望の飛
行速度とが「高い」および「速い」のふたつのファジイ
メンバー値へと変換される。これらの二つのファジイ値
は結合論理規則５４を用いて結合され、「条件値」0.７
５が生成される。さらにこの（「推力は大きい」に対応
して）生成された値は、断定曲線と呼ばれる第３のメン
バー曲線５６を用いて具体的明確なエンジン推力値に変
換し直される。今の例においては、断定曲線５６と条件
値0.７５のうちのより小さい値に対してその重心を計算
することによって、ファジイ条件値0.７５が推力値に変
換される。

【０００５】明らかに、これは単に２つの入力パラメー
タと１つの規則を用いただけの簡単なファジイ論理コン
トローラの例である。ファジイ論理技術を用いたもっと
複雑な制御システムでは、何十もの、あるいは数百もの
入力パラメータと、これらの数とほぼ同数の規則とが用
いられる。図２を参照すると、従来のファジイ論理を用
いた実時間制御システム７０では、ファジイ論理システ
ム７２が独立したモジュールとして用いられ、これによ
って、制御されているシステム７４から測定値を受け取
り、また「結論」を実時間コントローラ７６に伝達す
る。このように、普通はファジイ論理システム７２はあ
る制御決断を行うのを助けるための別個の実体として扱
われる。このような従来型のシステムにおいては、ファ
ジイ論理システム７２と実時間コントローラ７６とが、
タイミング、計算、入出力制御メカニズムが同じにはな
らないために、制御システムの信頼性において妥協せね
ばならないものであった。

【０００６】ファジイ論理コントローラの他の側面とし
て、基本的には図１に示したような技術を用いるとは言
え、実際には、多数の入力パラメータの変換規則をどう
結合するか、どのように断定曲線を用いて具体的明確出
力値へ変換するか、多数の並列的に行われる断定をいか
にして単一の具体的明確出力値へ変換するか、など、な
どの多くの異なった実施形態が存在する。これらの多く
の技術は当該技術として既知のものであるが、これらの
いろいろな技術および（あるいは）これらを結び合わせ
たものを長くて骨の折れるプログラム作業なしに簡単に
プログラマーが試みることができるような簡単な方法は
存在しない。本発明はこのような問題を、ファジイ論理
プロセスを５つの別個のステップあるいはモジュールに
モジュール化し、それらの各々のモジュールに対して、
これまで知られているほとんどすべてのファジイ論理演
算技術を表現できる択一的なルーチン・ライブラリを提
供することによって克服するものである。

【０００７】

【発明が解決しようとする課題】マルチレート実時間コ
ントローラと共にファジイ論理を用いるときの、さらに
他の側面は、ファジイ論理からの入出力信号を、実時間
コントローラの他の部分からの入出力信号と調和させて
動作させることの必要性である。たとえば、もしファジ
イ論理が完全に別個のソフトウェアモジュールとして扱
われているならば、互いに関係する２つの入力を時刻ｔ
−ａおよびｔ＋ａにおいて、ファジイ論理モジュールに
対して発生させてやることが可能である。もし、ファジ
イ論理モジュールがこの２つの入力を時刻ｔにおいて読
みとるならば、矛盾した入力を受け取ってしまうことに
なる。もう一つは、ファジイ論理モジュールから入力と
して同期化された信号を受け取るべき制御システムにお
いて、実際にはそれらの信号が時刻ｔ−ａおよびｔ＋ａ
において読みとられるために矛盾を生じてしまう例であ
る。図２に示した従来のシステムでは、ファジイ論理シ
ステム７２が矛盾した入力信号を受け取らないようにさ
せることが全くできない。

【０００８】

【課題を解決するための手段】一方、本発明は、矛盾の
ないデータ取得を確保するための２つのメカニズムを備
えている。その第１は、各サブシステムの実行開始後
に、サブシステムへの入力信号が変化してしまわないよ
うに、各々のサブシステムへの入力信号をバッファに記
憶することである。その第２として、本発明では、事象
が正しい順序で起こるのを保証するために、少なくとも
あるいくつかのサブシステムについては、それらのサブ
システムからの信号が必要とされる時刻に基づいて実行
のスケジュールを組む。例えば、入力データ取得タスク
については、サブシステムがこれらの入力を用いた実行
を開始する前に、すべてのそのようなタスクが終了して
いるようにスケジュール化を行うようにすることができ
る。

【０００９】各ファジイ論理サブシステムは、メンバー
曲線の集合と、具体的明確入力信号をファジイ論理値に
変換するためのファジイ化モジュールと、定義された規
則によってファジイ論理値を結合させて一つあるいはそ
れ以上のファジイ出力値を生成するための結合論理モジ
ュールと、各ファジイ出力値を対応するメンバー曲線に
適用して意味付け断定曲線を生成するための意味付け演
算子モジュールと、各々の意味付け断定曲線の関数とし
て具体的明確出力値を算出するための逆ファジイ化モジ
ュールと、および２つ以上の具体的明確出力値を結合す
るための集合化モジュールとを有する。

【００１０】

【実施例】本発明による、制御システムの基本的システ
ムアーキテクチャーを図３に示す。インテルのマイクロ
プロセッサ８０３８６を有するＩＢＭ．ＰＣとのような
プログラムされたディジタルコンピュータをその典型的
な例とするディジタル実時間コントローラ１００がマル
チレート実時間システム１０２の動作を制御する。ここ
で、システム１０２は、個々に異なる速度で実行されて
いる複数のタスクを有し、また（あるいは）複数の異な
る割合で制御信号の更新を行うことが要求されるメカニ
ズムを備えているものと仮定している。例えば、巡航制
御システムでは、巡航システムの動作モードを制御する
パラメータの更新速度に比較して、それよりもずっと速
くスロットルからの制御パラメータを更新する必要があ
る。

【００１１】米国特許第4,796,179 号において、より完
全に記述されているように、制御システムの動作の機能
記述１０４を生成するためのグラフィック・プログラム
環境を用いて、人間の使用者が制御システム１００の動
作のモデル化を行う。カタログの形で記憶されている機
能記述１０４は、ライブラリ１０５から選択された機能
ブロックによって定義され、制御システムの入力信号と
出力信号との間の演算上の関係を表す。

【００１２】ライブラリ１０５は、以下に詳細に述べる
ように、少なくとも１つのファジイ論理機能ブロックを
有しており、また１つあるいはそれ以上のエクスパート
システムブロックを有していてもよい。エクスパートシ
ステムブロックを有する実時間制御システムについて
は、参照によってここに併合する、グラフィック・プロ
グララミング環境における実時間エクスパートシステム
の作動方法と題して１９９０年７月１３日に出願した関
連出願、第０７／５５３，１５７号に記述されている。

【００１３】機能記述１０４は、選択された機能ブロッ
クを表すブロック・アイコンによって、コンピュータの
表示装置上に視覚的に表され、選択された機能ブロック
の間は、その信号経路を示す結線によって結ばれてい
る。ブロックの機能と係わっている人間の使用者が、各
々のアイコンを機能図の中に置くことによって、パラメ
ータを割り当てる。これらのパラメータおよびブロック
間の結線は、コンピュータの表示装置に表示されるユー
ザインターフェースを用いて、制御システムを完全に記
述し終わるまで編集することが可能である。

【００１４】ある特定の制御システムにおいて、各々の
機能ブロックに関する重要なパラメータはそれらのトリ
ガー条件である。マルチレートシステムは周期的および
非周期的な計算の両方をともに含んでいる。同期的に実
行される機能ブロックに対しては、トリガー条件は演算
反復速度とタイムスキューである。タイムスキューによ
って、あらかじめ選択された時間基準に対しての相対的
な開始時間が決まる。かくして、２つの演算が同じ演算
速度で演算がなされはいるものの、異なった別個のタイ
ムスキューを有しているときには、第１の演算は他の演
算よりもある一定時間前に開始されることになる。他の
観点からこれを見ると、機能ブロックの反復速度および
タイムスキューとによって、その関連する演算がある特
定の時刻、すなわちその演算の実行が次に予定されてい
る時刻に遅れることなく終了することが保証される。一
方、非同期実行ブロックは、例えばある特定の外部入力
信号の入力などのような特定の非同期ドリガー条件によ
って開始される演算を表す。

【００１５】制御システムの記述がなされた後に、使用
者はコントローラ１００の動作をシミュレートしてみる
ことができる（また、マルチレート実時間システム１０
２についても可能である）。あるいは、その代わりに、
またはそのようなシミュレーションの終了後に、使用者
は、コントローラ１００の制御プロセスを実行するのに
必要となる、コンパイルが可能な高級コンピュータ言語
による実時間コード１０６を生成することもできる。生
成されたコードはディスクに記憶して、コントローラが
それを使用するようにしてもよいし、あるいは直接にコ
ントローラ１００にダウンロードしてもよい。いずれの
場合においても、リンカー１０８は制御システム記述１
０４を受け取ってこの情報をリンク・データベース１１
０に記憶し、これをシミュレーション・インタープリタ
ーあるいは自動コード生成器１１２が使用できるように
する。タイミング、同期、およびソフトウェアバス１２
０（以下に図５を参照して議論する）を通して計算に携
わるサズシステム間での入出力信号通信のすべてを制御
する特定のアプリケーション・スケジュール・カーネル
がまたコード生成器１１２によって生成される。超ブロックおよびサブシステム 図４を参照する。機能ブロックを寄せ集めたものを超ブ
ロックと呼ぶ。超ブロックを用いると複雑な制御システ
ムを扱いやすい構成部分に編成することができる。１つ
の超ブロックは他の超ブロックを含むことも可能である
から、制御システムの演算を階層的に記述することが可
能であって、その結果は例えば図４に示した木構造１３
０のような木構造となる。各々の超ブロックに１つのト
リガー条件が割り当てられ、このトリガー条件はその超
ブロック内の全ての機能ブロックに対して適用すること
が可能である。今の例では、制御システムは数個のファ
ジイ論理システムブロック１３２、１３４、１３６を有
し、これらはそれぞれが超ブロック１４２、１４４、１
４６の中に含まれている。

【００１６】本発明においては、異なる速度またはスキ
ューで実行される各演算の組、あるいは異なる非同期ト
リガー条件に応じて実行される各演算の組はそれぞれが
別個のサブシステムとして取り扱われる。言い換える
と、別個のそれぞれのトリガー条件（すなわち、速度と
スキューの組み合せ、あるいは非同期トリガー条件）ご
とに、それに対するすべての演算を一まとめにし、それ
をサブシステムと呼ぶ。各々のサブシステムは実行予定
目的に対して、およびサブシステム間の通信に対して、
それぞれ別個の構成要素として取り扱われる。ソフトウェアバス、０次保持、およびソフトウェア・サ
ンプルホールド 図５を参照する。ソフトウェアバス１２０は制御サブシ
ステム間を結合するのに用いられる。このソフトウェア
バス１２０は、コントローラのメモリ中に記憶されてい
る、バッファまたはデータ構造であり、すべてのデータ
はこれを経由して伝送される。例えば、サブシステム＃
２の出力をサブシステム＃１へ伝送するときには、サブ
システム＃２の出力を保持するために使われているソフ
トウェアバスの部分から、サブシステム＃１の入力バッ
ファ（または保持領域）として用いられているバスの部
分に対して、データがコピーされる。図５は、好適な実
施態様におけるソフトウェアバス１２０のマップを示し
たものである。図に示されているように、バスの１２２
の部分は外部からの入力信号すなわち「外部入力」に対
して割り当てられており、一方、他の部分１２４は「外
部出力」に対して割り当てられている。ソフトウェアバ
スの主要部分は、各サブシステムの出力（Ｙ）および状
態（Ｘ）を保持するための同じサイズを有する２つの領
域ＢＵＳ０（１２５）およびＢＵＳ１（１２６）とに、
それぞれ別個の領域に分割されている。言い換えれば、
各サブシステムのすべての出力信号および状態信号に対
して、ＢＵＳ０（１２５）およびＢＵＳ１（１２６）の
両方にメモリ空間が用意されている。バスの他の部分１
２８は各サブシステムのデータ保持バッファとして用い
られる。

【００１７】０次保持は、ある特定の演算サイクルの全
ての演算が終了した後に初めて各サブシステムからの出
力を他のサブシステムへ伝送させることを可能とさせる
ソフトウェア技術である。言い換えれば、０次保持によ
って、あるサブシステムからの全ての出力が、たれ流し
状態ではなく、きちんと内部的に一貫性がとれているが
保証される。０次保持は各サブシステムの出力である一
定期間一定に保つ、すなわち、サブシステムの出力は、
すべて同時に、あらかじめ定められたある時刻において
のみ変化する。

【００１８】技術的には、０次保持と最終の演算出力値
を、次の同じ出力値の組の演算が終了するまでの間、メ
モリに一定に保持する演算プロセスである。本発明にお
いては、０次保持は、各サブシステムの出力信号および
内部状態を記憶するための（ＢＰＳ０およびＢＵＳ１と
呼ばれる）２つの同じサイズのバスの部分を用いること
によって実現される。BusFlag （サブシステム＃）と呼
ばれる各サブシステムに対するフラグによって、各サブ
システムがバスのどの部分を現在使用しているが監視さ
れる。例えば、もしBusFlag （２）＝０であれば、サブ
システム＃２が生成した出力を必要とする他のサブシス
テムはソフトウェアバスのＢＵＳ０の部分１２５からそ
の必要な出力を得ることができる。同時に、サブシステ
ム＃２が生成する新たな出力はＢＵＳ１に記憶される。
サブシステムのフラグは、そのサブシステムが各演算サ
イクルを開始する直前にトグルされ、それにより一定の
スケジュールに従って他のサブシステムへ出力が常に供
給されることが可能となる。

【００１９】サブシステムの各演算サイクルの開始にお
いて、他のサブシステムからそのサブシステムへの全て
の入力は、バッファへコピーすることによって「サンプ
ルホールド」される。このバッファは本発明においては
ソフトウェアバスの指定された部分１２８を単純に用い
ている。。このようにすることによって、サブシステム
が演算を実施している間に各サブシステムへの入力値が
変動してしまうことを防ぐことができる。ファジイ論理システムモデル 機能ライブラリ１０５（図１を参照）には、ファジイ論
理制御演算を実現するための機能ブロックが含まれてい
る。あの特定の制御システムにおけるファジイ論理シス
テムの各事例はこのソフトウェアのひとつの事例あるい
はコピーであるが、これを基に、その特定の事例に用い
ようとしているメンバー曲線、規則、演算方法を特殊化
することによってその応用に合うように仕立てていく。

【００２０】図６を参照する。制御システムに組み込ま
れたファジイ論理システムブロック１５０は５つの独立
したソフトウェアモジュール１５２−１６０、メンバー
曲線データベース１６２、および知識ベース１６４を用
いることによって実現される。ファジイ論理ブロックの
モジュール化は、プログラマがどのようなプログラミン
グを選択使用できるのかを明確に提示し、実行すべきフ
ァジイ論理演算のいろいろな段階の間のインターフェー
スを明確に定義できるようになされている。ファジイ論
理ブロックがプログラム可能であるということの特徴は
データベース１６２および知識ベース１６４とに存す
る。データベース データベース１６２は規則を基盤とするファジイ論理シ
ステムの入出力に関する定義を含んでいる。この中に
は、データの型（ファジイまたは具体的明確値）、許容
可能な値の母集団、現実値データへ適用するメンバー関
数（曲線）あるいはクラスが含まれる。好適な実施態様
においてはメンバー曲線は、具体的明確値とファジイデ
ータの対からなるデータの集合によって本質的に構成さ
れる参照用表の形で記憶される。ただし、その表が具体
的にどのような形式で記憶されているかは重要ではな
い。参照表を用いると、単に表の中のおおまかに近似的
に該当するファジイ値を捜すだけで、簡単に具体的明確
入力値がファジイ値に変換される。あるいは、今、変換
すべき入力値が参照表のある値とある値との間になって
いるときに、より正確な変換値を求めるため、線形また
は２次あるいはその他の内挿を行ってもよい。

【００２１】ファジイ論理システムには「真」の状態は
存在しない、このことは、入力データに関するすべての
情報がある点での規則の実行プロセスに常に加えられて
いることを意味する。また定義されたすべての規則が常
に実行されるということをも意味する。このことの実際
上の必然的帰結は、受け取った入力データがどのような
ものであるかにかかわらず、定義されたファジイ論理ブ
ロックの実行時間は本質的に一定に維持されるというこ
とである。変わり得る唯一の可能性は、異なるデータ値
に対して数値的な乗算・除算を実行する際に必要となる
時間だけである。ブロックの実行時間に基づいて、最大
演算反復速度を決めることができる。ファジイ論理ブロ
ックをその中に組み込んでいる超ブロックは、そのファ
ジイ論理に対して求められた最大演算速度を越えるよう
な何か特定の演算反復速度を有するようなことがあって
はならない。

【００２２】ファジイデータは、０から１までの数値で
表される、ある概念あるいは要因（例えば「速度が速
い」）に対する確信値（０の場合には完全に偽、１の場
合には明確に真、その他の数値の場合は真と偽との間の
確信度を表す）を表すものである。まさに、このような
情報の型を取り扱うようにファジイ論理システムは設計
される。

【００２３】具体的明確値は定量的な値（例えばある単
位で表された実際の速度）のことである。具体的明確値
はある特定のメンバー関数（クラスメンバー曲線と呼ば
れる）を用いてファジイ値に、あるいは逆にファジイ値
から具体的明確値に変換される。メンバー関数とは本質
的に、具体的明確値とファジイ値との間の変換を行うた
めの参照表である。さらに、各具体的明確データ入力
は、ファジイ値を定式化するのに用いられるメンバー関
数に対応するいくかつのメンバークラスを持つことかで
きる。知識ベース 知識ベース１６４は、規則を基盤としたファジイ論理シ
ステムの中のプログラムが可能な構成要素の主要なもの
である（他の主要なプログラム可能な構成要素はデータ
ベース１６２である）。この場合における知識は、定性
的な知識を表現するＩＦ−ＴＨＥＮ（もし〜なら、〜
だ）の規則形式で実現される。例えば、自動車を運転す
るときの普通の経験的知識は「もし速度が速ければ、大
きな停止距離か必要となる」といったようなものであろ
う。ここで、条件および結論の両方ともが、具体的明確
値をファジイデータへ置き換えたファジイな文献におい
て得られることに注意すべきである。このような規則を
従来の方程式で表現しようと思っても困難である。特
に、どこで区切ったらよいのがよくわかっていないとき
にはそうである。しかしながら、ファジイ論理形式を用
いると人間が状況を頭で考えるときのやり方をよく表現
できる。

【００２４】規則を基盤としたファジイ論理システム
は、定性的な性質を有する問題を解くために複数の規則
を並列的に用いる。例えば、自動車の運転には数十の入
力を必要とし、これらの入力が全て同時に考慮に入れら
れている必要がある。その一方、これらから得られる出
力としては、ほんの２、３のものが実行されるに過ぎな
い（例えばアクセルペタル、ブレーキペタル、ハンド
ル）。以下に述べるように、並列的原因の使用は並列規
則を用いることによって実現される。

【００２５】知識ベース１６４は入力データを解釈する
ために必要なすべてのＩＦ−ＴＨＥＮ規則（もし〜なら
ば、〜だ）を含んでいる。また（Ａ）各規則の中のＩＦ
節から並列的に得られるファジイ出力を結び付けるのに
必要となる結合規則、（Ｂ）ファジイ論理出力値を各出
力断定曲線に適用する意味付け演算子、（Ｃ）並列規則
出力を重み付けし、これらの並列規則出力を結合して具
体的明確出力値を生成するための集合化演算子（各具体
的明確出力値に対して１つ）をも有している。これらに
ついては、対応するソフトウェアモジュールに関連し
て、さらに詳細に以下に述べる。ファジイ入出力および具体的明確入出力 図７を参照する。ファジイ論理システムへの入力２００
は、もし必要があるときには最初に大きさを拡大・縮小
して基準化（スケーリング）を行う。ファジイ論理シス
テムは具体的明確入力もまたファジイ入力もどちらも入
力として受け入れることができる。また具体的明確出力
とファジイ出力の両方を出力することができる。ファジ
イ入力およびファジイ出力が許されている理由は、ある
ファジイ論理システムブロックで実行された演算結果で
あるファジイ論理値を他のファジイ論理ブロックに引き
渡すことができるようにするためである。ファジイ化 図７、図８（Ａ）および図９を参照する。入力値に対し
て何らかのスケーリングがなされた後に、ファジイ化モ
ジュールは各実際入力値に対してある概念またはクラス
に関する確信値を割り当てる（ステップ２０４）。具体
的明確値あるいは実際値入力に対してメンバー曲線を適
用するやり方にはいくかつの方法がある。最も普通の方
法は単純に入力値に対応するメンバー曲線上のメンバー
値を読みとり、これを求めるべきファジイデータである
とするやり方である。接合または結合論理 簡単なファジイ論理規則の典型的なものは、もし（条件
Ａ）および（条件Ｂ）および（条件Ｃ）とが成り立って
いるならば、（結論）が得られる（ＩＦ（条件Ａ）and
（条件Ｂ）and （条件Ｃ）ＴＨＥＮ（結論））といった
形のものであろう。規則の条件の部分において接続詞お
よび結合子を用いることによって、複数の事実を結合さ
せてその結果としての結論を得るようにすることができ
る。接続演算子「and 」と結合演算子「or」をどのよう
に定義するかが、ファジイ論理システムの演算に影響を
与える。典型的には接続（結合）演算子はファジイ条件
値の中の最小値（最大値）を採用するものであるが、と
きにはブール接続（結合）演算子あるいはその他の演算
子を用いることもある。本発明においては結合論理モジ
ュール１５４は、あらかじめプログラムされた最小、最
大、およびブール演算子のためのソフトウェアルーチン
を有している。さらに、プログラマはその他の接続演算
子ルーチンを結合論理モジュールに対して定義して加え
ることができる。システムプログラマは知識ベース１６
４（図６を参照）に、プログラムされた各ファジイ論理
規則に用いられる接続論理の型を指定するための値を記
憶させておく。

【００２６】図７、図８（Ａ）および図１０を参照す
る。ファジイ化のステップで得られた複数のファジイ条
件値は、プログラマによって選択された接続演算子を用
いて結合されて、ある規則における関連するＩＦ条件の
各々の組に対して、ＩＦ条件確信値２０６が生成され
る。意味付け演算子 図７、図８（Ｂ）および図１１を参照する。意味付け演
算子は、演算で求められたＩＦ条件確信値に基づいて結
論を定式化して求めるために用いられる。ここで、断定
曲線は、ファジイＩＦ条件確信値を具体的明確出力値へ
変換するために内部的に計算で求められたマップをデー
タベース１６２（図６を参照）に記憶した曲線であるこ
とに注意のこと。断定曲線は次に説明するように、意味
付け演算子の選択とＩＦ条件確信値の演算を適用するこ
とによって、各演算の目的に合わせて変えることができ
る。

【００２７】意味付けは、ファジイ論理推論に最も大き
な影響を与える部分である。順論理を用いた最も普通の
ファジイ意味付け形式はマンダニー法およびラーセン法
である。またユーザ定義の意味付け演算子を意味付け演
算子モジュールに加えることもできる。いずれにせよ、
意味付け手続きの結果は、条件確信とメンバー曲線の結
論とを結びつけることによって得られる。マンダニー法
では断定曲線を修正するのに最小演算子を用いる。一
方、ラーセン法ではブール接続演算子を用いる。いずれ
の場合においても、断定曲線（ファジイ論理システムデ
ータベースに参照表として与えられている）の各点は、
選択された意味付け演算子（ステップ２０８）を用いて
ＩＦ条件確信値に結びつけられる。今、規則が次のよう
な２つ以上のＴＨＥＮ条件を有するとしよう。

【００２８】 ＩＦ（Ａ，Ｂ，Ｃ） ＴＨＥＮ（Ｘ）（Ｙ） ただし、ＸおよびＹはそれぞれが独立のＴＨＥＮ条件 このとき、第１の選択された意味付け演算子がＸに対す
る断定曲線に適用され、第２の意味付け演算子（Ｘに対
して用いられた意味付け演算子と同じであってもまた同
じでなくともよい）はＹに対する断定曲線に適用され
る。

【００２９】図１に示されていにように、マンダニー最
小演算子が断定曲線に対して点から点へ適用されるとき
は、断定曲線のピークの部分が平坦化される。ラーセン
法が用いられるときには、断定曲線の全体がＩＦ条件確
信値（常に、０と１との間の値を取る）によってスケー
リングされる。具体的明確出力値２１４よりもむしろフ
ァジイ出力値２１０の方か望ましい場合には、意味付け
手続き２０８はＩＦ条件確信値をそのまま変えずに次に
伝える。逆ファジイ化 図７、図８（Ｂ）、および図１２を参照する。ステップ
２１２の逆ファジイ化はファジイ化と非常によく似てい
るが、逆ファジイ化においては従属変数が複数の値をも
つことが起こる可能性があり、参照表によって常に答が
得られるというわけではない。意味付けステップ２０８
によって生成された修正断定曲線からいかにして真の値
を出力として得るかにはいくつかのやり方がある。ルー
チンとして逆ファジイ化モジュールにあらかじめプログ
ラムされている方法には（Ａ）参照表におよそ対応する
第１の極大値 （Ｂ）曲線のすべての極大値を平均した
平均極大値 （Ｃ）それによって曲線から下の領域を２
つの等しい部分に分ける重心とがある。これらにさら
に、システムユーザがその他の逆ファジイ化演算ルーチ
ンを加えることは可能である。これらのぽずれかの方法
によって、意味付けファジイメンバー（断定）曲線から
具体的明確出力値が得られる。図１における例では、具
体的明確出力値は意味付け断定曲線の重心となってい
る。集合化 図７、図８（Ｃ）、および図１３を参照する。集合化２
２０のプロセスは並列的規則からの結果を結び合わせて
ファジイ出力値２２２または具体的明確値２２４のいず
れかを得るものである。現実世界のシステムでは、単一
の出力信号を制御するために多くの規則が使われてい
る。これは以下のような構成を用いて表現することがで
きる。

【００３０】 集合化のアイディアは単一の出力値を生成させるため
に、いくつかの値を平均などを用いて結び付けようとい
うところにある。このようなプロセスは「一般化された
平均値」として知られる演算子の部類に入る。好適な実
施態様においては、集合化モジュールは、算術平均、幾
何平均、調和平均、極小、極大を含むユーザが選択する
ことが可能なあらかじめプログラムされたルーチンを有
している。システムユーザがさらに集合化演算ルーチン
を加えることは可能で、そのために５つのファジイ論理
モジュールのとれでも利用することができる。

【００３１】さらに、各規則に重みづけを行って、他の
規則と比較したときのその規則の重要性を表すことがで
きる。ファジイ論理システムがファジイ値を出力するよ
うにプログラムされているときには、集合化モジュール
は各対応する規則に対して割り当てられている重みに従
ってファジイ出力値を寄せ集める。その際、典型的には
重み付け算術平均値が用いられる。

【００３２】図８は上記のステップに用いられる動的な
情報を記憶するための独立した記憶領域を示している。
スケーリング入力領域２４０はスケーリングされた入力
信号の値を含む。ＩＦ値領域２４２はファジイ化された
入力値を含み、総合ＩＦ確信領域２４４は結合論理モジ
ュールの出力を記憶する。また出力値領域２４６は演算
された出力値を記憶する領域であり、作業領域２４８は
意味付け断定曲線のような一時的な値を記憶するのに用
いられる。

【００３３】本発明においてはファジイ論理ブロックを
モジュール化して用いているが、これによってユーザが
自由に、膨大なコードを書くようなことなしに、これら
を組み合わせていろいろなファジイ論理演算技術に合わ
せたプログラムを作成することができる。実際、プログ
ラマが行うべきことは単に（Ａ）使用するメンバー曲線
（Ｂ）入力信号のプロセスを支配するＩＦ−ＴＨＥＮ規
則（Ｃ）各ファジイ論理モジュールが用いる特殊な演算
技術について次々と規則を指定することだけである。指
定された各ファジイ論理規則のために用いられる演算技
術はファジイ論理ブロック知識ベースに演算ルーチン選
択パラメートの形で記憶されていて、ある選択パラメー
タを選ぶことによって、各モジュールが各規則のために
使用する技術が選択される。拡張および応用 ある特定の制御システムがシミュレーションされている
とき、シミュレーションを実行しているコンピュータシ
ステムは意味付ステップの後の断定曲線を含むメンバー
曲線をグラフィック表示させることができる。シミュレ
ーションを行っているときにこれらの曲線を見ることは
エンジニアがメンバー曲線の形がシステムの特性にどの
ように影響を与えるのかを判断して、ある特定の応用に
最も適したメンバー曲線を選択するための大きな助けと
なる。

【００３４】対話的に動画で示された現在のシミュレー
ション結果についての特徴は、また、制御システムに組
み込まれているファジイ論理サブシステムについての実
行を見るためにも用いることができる。例えば、いろい
ろな入力信号条件を適用したときに、ファジイ論理サブ
システムでのそれぞれの規則に対するＩＦ条件の値がど
のようになるのかをモニターすることができる。

【００３５】上記のファジイ論理サブシステムの記述に
おいて、集合化の際の各規則への重み付けはプログラム
されたある値に固定されているものとしたが、他の実施
態様においては、ファジイ論理サブシステムへのいろい
やろなフィードバック信号（例えばエクスパートサブシ
ステム、神経網サブシステム、あるいはその他の誤差補
正サブシステムなどからのフィードバック信号）を用い
てファジイ論理サブシステムの規則に対する重み付けを
変えたり、あるいはメンバー曲線そのものを修正してし
まうことさえできる。そのような、他の型のサブシステ
ム間でパラメータフィードバック信号を伝達させてやる
ことは、インテグレーティド・システム社のマトリック
スｘおよびシステムビルドおよびオートコード（これら
はインテグレーティド・システム社の商標である）の製
品中で可能となっている。

【００３６】本発明は２、３の特定の実施例についてだ
け説明を行ったが、この説明は本発明がどのようなもの
であるかの実例であって、これだけに本発明が制限され
るものではない。当業者にとっては、添付した特許請求
の範囲の真の精神と範囲とを逸脱することなしに、いろ
いろな変形を行うことが可能である。

【図面の簡単な説明】

本発明のその他の目的・特徴は次の図を参照しながら以
下の詳細な説明および添付の請求の範囲を読むことによ
ってより明かとなろう。

【図１】ファジイ論理を用いて航空機の必要な推力を算
出するための１組のメンバー曲線を示したものである。

【図２】ファジイ論理サブシステムを有する従来の実時
間制御システムのブロック図である。

【図３】１つ以上のファジイ論理サブシステムを有する
本発明によるマルチレート実時間制御システムのブロッ
ク図である。

【図４】マルチレート実時間制御システムの機能ブロッ
クを表す本データ構造を示したものである。

【図５】２重バッファソフトウェアインターフェースを
示したものである。

【図６】ファジイ論理サズシステムのブロック図であ
る。

【図７】ファジイ論理サブシステムに関する演算プロセ
スのフローチャートである。

【図８】ファジイ論理サブシステムに関する演算プロセ
スのフローチャートである。

【図９】ファジイ論理サブシステムのモジュールに関す
るフローチャートである。

【図１０】ファジイ論理サブシステムのモジュールに関
するフローチャートである。

【図１１】ファジイ論理サブシステムのモジュールに関
するフローチャートである。

【図１２】ファジイ論理サブシステムのモジュールに関
するフローチャートである。

【図１３】ファジイ論理サブシステムのモジュールに関
するフローチャートである。 １０５ 機能ライブラリ １２０ ソフトウェアバス １３２、１３４、１３６ ファジイ論理システムブロッ
ク １４２、１４４、１４６ 超ブロック １６２ データベース １６４ 知識ベース

Claims (14)

【特許請求の範囲】
1. 【請求項１】 マルチレート実時間制御システムの作動
   方法において、 少なくとも１つの中央処理装置とデータおよびソフトウ
   ェアとを記憶するためのメモリを有するコンピュータを
   備え、 前記マルチレート実時間システムを、互いに結線された
   機能ブロックの組として表すことにより定義を行ったシ
   ステム定義データを前記メモリに記憶させ、前記システ
   ム定義データは、前記のある機能ブロックが実行される
   ときに実行すべき演算を規定するデータを含み、また前
   記システム定義データは前記マルチレート実時間システ
   ムへの外部入出力信号を規定するデータを含み、 マルチレート実時間システムのサブシステムとして前記
   機能ブロックの部分集合を定義し、 前記機能ブロックの少なくとも１つの部分集合がファジ
   イ論理サブシステムを有するようにし、前記ファジイ論
   理サブシステムによって実行される演算を規定する前記
   の定義データはメンバー曲線の集合を表す定義データ
   と、指定された入力信号値を前記メンバー曲線を用いて
   出力信号値の集合に変換するためのファジイ論理規則の
   集合とを表す定義データとを含み、 前記機能ブロックに関する入出力信号値を記憶するため
   の２重インターフェスバッファを前記メモリ中に定義
   し、この定義は（Ａ）前記機能ブロックのその実行中に
   生成する出力信号を保持するための出力信号バッファと
   （Ｂ）前記各サブシステムに対するサンプルホールドバ
   ッファの定義とを含み、 前記の定義されたサブシステムに関する規定された演算
   のスケジュールを立てて、これを実行し、前記の定義さ
   れた各サブシステムに関する規定された演算を実行する
   のに先立ち、前記規定された演算を行うのに用いるすべ
   ての入力信号値を、前記の定義された各サブシステムに
   対する前記サンプルホールドバッファに複写を行い、前
   記の定義された各サブシステムに関する前記規定された
   演算が実行される間、前記サンプルホールドバッファに
   複写された前記入力信号値を不変のまま保持することを
   含み、 これにより、矛盾のない一貫した入力信号値の集合を、
   前記入力信号値に関連するサブシステムの値の変化如何
   ににかかわらず、前記ファジイ論理サブシステムに対し
   て提供することを特徴とするマルチレート実時間制御シ
   ステムの作動方法。
2. 【請求項２】 前記出力信号バッファが、 各定義されたサブシステムの出力信号と内部状態変数と
   を保持するための、サイズが等しい２つの出力バッフ
   ァ、および前記サブシステムの前記機能ブロックが実行
   されるときに前記のサイズが等しい２つの出力バッファ
   のうちのどちらが使用されているかを示す値を各定義さ
   れたサブシステムに対して持つフラグ手段とから成り、 前記のスケジュールを立てるステップが、前記の定義さ
   れたサブシステムの前記機能ブロックの実行を行うのに
   先立って各定義されたサブシステムに関するフラグ手段
   の値を変えるステップと、前記フラグ手段が現在指定し
   ていない他の定義されたサブシステムのサイズが等しい
   ２つの出力バッファのうちの１つから指定された出力信
   号を前記サンプルホールドバッファに複写するステップ
   とを含むことを特徴とする請求項１に記載の方法。
3. 【請求項３】 非同期サブシステムに対する演算トリガ
   ー条件と、非同期サブシステムに対する演算反復速度と
   スキュー時間とから成る演算開始条件を前記各サブシス
   テムに対して定義し、前記ファジイ論理サブシステム
   が、それに関連する演算反復速度とスキュー時間とを有
   する非同期サブシステムを含み、 前記スケジュールを立てて実行するステップが、 前記ファジイ論理サブシステムからの出力信号が必要と
   される時刻について規定された出力信号スケジュールに
   基づいて、前記ファジイ論理サブシステムに対する前記
   演算反復速度とスキュー時間とを定義するステップと前
   記の定義された出力信号スケジュールに基づいて前記フ
   ァジイ論理サブシステムに関する前記規定された演算の
   実行開始のスケジュールを行うステップとを含むことを
   特徴とする請求項１に記載の方法。
4. 【請求項４】 サブシステムからの出力信号が必要とさ
   れる時刻について規定された出力信号スケジュールに基
   づいて、複数の前記サブシステムのそれぞれに対して、
   演算反復速度とスキュー時間とを定義し、 前記の定義された出力信号スケジュールに基づいて前記
   複数のサブシステムに関する前記の規定された演算の実
   行開始のスケジュールを行うことを特徴とする請求項１
   に記載の方法。
5. 【請求項５】 前記ファジイ論理サブシステムが、 多数のメンバー曲線を記憶するためのデータベースと、
   具体的明確信号値をファジイ論理値に変換するためのフ
   ァジイ化モジュールと、 定義された規則に従って前記ファジイ論理値を結合させ
   て１つ以上のファジイ出力値を生成するための結合論理
   モジュールと、 前記出力ファジイ値の各々を多数のメンバー曲線の中の
   対応する１つに適用して意味付け断定曲線を生成するた
   めの意味付け演算子モジュールと、 具体的明確出力値を前記の修正された各々の断定曲線の
   関数として計算するための逆ファジイ化モジュールと、
   そして２つ以上の具体的明確値を結合させるための集合
   化モジュールを含んでいることを特徴とする請求項１に
   記載の方法。
6. 【請求項６】 前記複数の結合論理モジュール、意味付
   け演算子モジュール、逆ファジイ化モジュール、および
   集合化モジュールの各々が択一的な演算ルーチンを含
   み、前記ファジイ論理サブシステムが前記の定義された
   規則を指定するための手段と前記択一的な演算ルーチン
   のどれを前記定義された規則とともに用いるのを指定す
   るための手段とを含むことを特徴とする請求項５に記載
   の方法。
7. 【請求項７】 前記メンバー曲線が前記メンバー曲線を
   表す参照表を記憶するステップを含むステップを記憶し
   ており、それによって前記逆ファジイ化モジュールが具
   体的入力信号をファジイ値に高速で変換することを可能
   とすることを特徴とする請求項５に記載の方法。
8. 【請求項８】 マルチレート実時間制御システムの作動
   をシミュレートする方法において、 少なくとも１つの中央処理装置とデータおよびソフトウ
   ェアとを記憶するためのメモリとを有するコンピュータ
   を備え、 前記マルチレート実時間システムを、互いに結線された
   機能ブロックの組として表すことにより定義を行ったシ
   ステム定義データを前記メモリに記憶させ、前記システ
   ム定義データは、前記のある機能ブロックが実行される
   ときに実行すべき演算を規定するデータを含み、また前
   記システム定義データは前記マルチレート実時間システ
   ムへの外部入出力信号を規定するデータを含み、前記規
   定された演算は前記マルチレート実時間制御システムの
   対応する部分の動作をシミュレートするものであり、 マルチレート実時間システムのサブシステムとして前記
   機能ブロックの部分集合を定義し、 前記機能ブロックの少なくとも１つの部分集合がファジ
   イ論理サブシステムを有するようにし、前記ファジイ論
   理サブシステムによって実行される演算を規定する前記
   の定義データはメンバー曲線の集合を表す定義データ
   と、指定された入力信号値を前記メンバー曲線を用いて
   出力信号値の集合に変換するためのファジイ論理規則の
   集合とを表す定義データとを含み、 前記機能ブロックに関する入出力信号値を記憶するため
   の２重インターフェスバッファを前記メモリ中に定義
   し、この定義は（Ａ）前記機能ブロックのその実行中に
   生成する出力信号を保持するための出力信号バッファと
   （Ｂ）前記各サブシステムに対するサンプルホールドバ
   ッファの定義とを含み、 前記の定義されたサブシステムに関する規定された演算
   のスケジュールを立てて、これに実行し、前記の定義さ
   れた各サブシステムに関する規定された演算を実行する
   のに先立ち、前記規定された演算を行うのに用いるすべ
   ての入力信号値を、前記の定義された各サブシステムに
   対する前記サンプルホールドバッファに複写を行い、前
   記の定義された各サブシステムに関する前記規定された
   演算が実行される間、前記サンプルホールドバッファに
   複写された前記入力信号値を不変のまま保持することを
   含み、 これにより、矛盾のない一貫した入力信号値の集合を、
   前記入力信号値に関連するサブシステムの値の変化如何
   ににかかわらず、前記ファジイ論理サブシステムに対し
   て提供することを特徴とするマルチレート実時間制御シ
   ステムの作動方法。
9. 【請求項９】 前記出力信号バッファが、 各定義されたサブシステムの出力信号と内部状態変数と
   を保持するための、サイズが等しい２つの出力バッフ
   ァ、および前記サブシステムの前記機能ブロックが実行
   されるときに前記のサイズが等しい２つの出力バッファ
   のうちのどちらが使用されているかを示す値を各定義さ
   れたサブシステムに対して持つフラグ手段とから成り、 前記のスケジュールを立てるステップが、前記の定義さ
   れたサブシステムの前記機能ブロックの実行を行うのに
   先立って各定義されたサブシステムに関するフラグ手段
   の値を変えるステップと、前記フラグ手段が現在指定し
   ていない他の定義されたサブシステムのサイズが等しい
   ２つの出力バッファのうちの１つから指定された出力信
   号を前記サンプルホールドバッファに複写するステップ
   とを含むことを特徴とする請求項８に記載の方法。
10. 【請求項１０】 非同期サブシステムに対する演算トリ
    ガー条件と、非同期サブシステムに対する演算反復速度
    とスキュー時間とから成る演算開始条件を前記各サブシ
    ステムに対して定義し、前記ファジイ論理サブシステム
    が、それに関連する演算反復速度とスキュー時間とを有
    する非同期サブシステムを含み、 前記スケジュールを立てて実行するステップが前記ファ
    ジイ論理サブシステムからの出力信号が必要とされる時
    刻について規定された出力信号スケジュールに基づい
    て、前記ファジイ論理サブシステムに対する前記演算反
    復速度とスキュー時間とを定義するステップと前記の定
    義された出力信号スケジュールに基づいて前記ファジイ
    論理サブシステムに関する前記規定された演算の実行開
    始のスケジュールを行うステップとを含むことを特徴と
    する請求項８に記載の方法。
11. 【請求項１１】 サブシステムからの出力信号が必要と
    される時刻について規定された出力信号スケジュールに
    基づいて、複数の前記サブシステムのそれぞれに対し
    て、演算反復速度とスキュー時間とを定義し、 前記の定義された出力信号スケジュールに基づいて前記
    複数のサブシステムに関する前記の規定された演算の実
    行開始のスケジュールを行うことを特徴とする請求項８
    に記載の方法。
12. 【請求項１２】 前記ファジイ論理サブシステムが、 多数のメンバー曲線を記憶するためのデータベースと、 具体的明確信号値をファジイ論理値に変換するためのフ
    ァジイ化モジュールと、 定義された規則に従って前記ファジイ論理値を結合させ
    て１つ以上のファジイ出力値を生成するための結合論理
    モジュールと、 前記出力ファジイ値の各々を多数のメンバー曲線の中の
    対応する１つに適用して意味付け断定曲線を生成するた
    めの意味付け演算子モジュールと、 具体的明確出力値を前記の修正された各々の断定曲線の
    関数として計算するための逆ファジイ化モジュールと、
    そして２つ以上の具体的明確値を結合させるための集合
    化モジュールを含んでいることを特徴とする請求項１に
    記載の方法。
13. 【請求項１３】 複数の前記結合論理モジュール、意味
    付け演算子モジュール、逆ファジイ化モジュールおよび
    集合化モジュールの各々が、複数の代替的演算ルーティ
    ンを含んでおり、 前記ファジイ論理サブシステムが、 前記定義された規則を特定するための手段と、 各前記定義された規則に関連して前記代替的演算ルーテ
    ィンのうちのどれを用いるべきかを特定するための手段
    を含むことを特徴とする請求項１２に記載の方法。
14. 【請求項１４】 前記メンバー曲線を記憶する段階が、 前記メンバー曲線を表わすルックアップテーブルを記憶
    することを含み、 それにより前記ファジイ化モジュールによるクリスプ入
    力のファジイ値への変換が迅速に行なわれることを特徴
    とする請求項１２に記載の方法。