JPH0644043A

JPH0644043A - 並列化大きさ比較器

Info

Publication number: JPH0644043A
Application number: JP5104270A
Authority: JP
Inventors: David Mcclure; マククルーアデイビッド
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1992-04-30
Filing date: 1993-04-30
Publication date: 1994-02-18
Anticipated expiration: 2019-03-22
Also published as: EP0568373B1; JP3509894B2; US5357235A; EP0568373A3; DE69327421T2; DE69327421D1; EP0568373A2

Abstract

(57)【要約】（修正有）【目的】高速に二つの値の大きさを比較することが可
能な大きさ比較器の提供。【構成】ＦＩＦＯメモリにおいて使用するのに適した
大きさ比較器が二つの値の大きさをより迅速に比較する
ことが可能であるように構成されている。ビット比較器
が複数個のグループに分割されており、それらのグルー
プは互いに並列的に比較出力信号を発生し、その際に全
体的な大きさ比較器遅延を減少し且つより高速な動作を
与えている。これらの比較器出力信号は制御要素へ供給
され、該制御要素はどの比較出力信号が最終的な比較出
力信号として通過されることを許容するかを決定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大略、集積回路に関す
るものであって、更に詳細には、大きさ比較器回路及び
大きさ比較方法に関するものである。

【０００２】

【従来の技術】大きさ比較器回路は、二つの数値の大き
さの間の関係、即ち一方の数値の大きさが他方の数値の
大きさと等しいか、それより小さいか、又はそれより大
きいかという関係を決定することが必要である場合に使
用される。このような回路はエレクトロニクス業界にお
いて広範に使用されている。例えば、大きさ比較器は、
ＦＩＦＯ（先入先出）メモリ用の高速フラッグロジック
（論理）を発生するために減算器と関連して使用され
る。大きさ比較器回路は、又、パソコン（ＰＣ）及びそ
の他のコンピュータに使用される演算論理装置（ＡＬ
Ｕ）及びある種の命令を実行するためのマイクロプロセ
ッサにおいて使用される。

【０００３】直列大きさ比較器は、従来技術における比
較器回路の一般的形態である。それらは多数の個別的な
ビット比較器を有しており、それらは一緒になって一つ
の数値の大きさを別の数値の大きさと直列的に決定す
る。第一に、これら二つの数値の最小桁ビット（ＬＳ
Ｂ）が、次のビットであるＬＳＢ＋１番目のビットを比
較する前に、比較される。このプロセスは、最大桁ビッ
ト（ＭＳＢ）が比較されるまで、直列的に継続して行わ
れる。この直列プロセスは究めて時間の掛かる場合があ
り、二つの１６ビットワードを比較するために少なくと
も１６ゲート遅延が発生する。

【０００４】直列大きさ比較器を構成する個々のビット
比較器は四つの入力を有している。即ち、比較されるべ
き二つのビットにより決定される二つの入力と、前の大
きさ比較器の比較出力からの入力と、比較されるこれら
二つのビットの第一ビットに等しい入力とである。ビッ
ト比較器の比較出力は、次のビット比較器へ入力され、
且つ一方のビットの大きさが第二ビットの大きさと等し
いか、それより小さいか、又はそれより大きいかを反映
する。比較されるこれら二つのビットが等しい場合に
は、その比較入力は比較出力としてビット比較器を介し
て通過される。しかしながら、これら二つのビットが大
きさが等しくない場合には、比較される二つのビットの
うちの第一ビットに等しい入力が比較出力としてそれを
介して通過される。この比較プロセスは、最小桁ビット
（ＬＳＢ）比較器から開始され且つ最大桁ビット（ＭＳ
Ｂ）比較器がその比較動作を完了するまで継続して行わ
れる。最も高い次数のビット差を有するビット比較器が
最終的比較出力の状態を決定する。

【０００５】直列大きさ比較器と関連するゲート遅延は
全体的なシステム性能に関して悪影響を与える場合があ
る。ＦＩＦＯ（先入先出）メモリ適用においては、大き
さ比較器は、しばしば、ＦＩＦＯフラッグロジックを発
生するために減算器回路と関連して使用される。ＦＩＦ
Ｏフラッグは、ユーザに対して、そのＦＩＦＯがどれだ
け一杯であるかを知らせる。比較器及び減算器に依存す
るフラッグロジックは迅速に発生されねばならない。大
きさ比較器がゆっくりしていると、どれほど迅速にフラ
ッグロジックが発生されるかということに悪影響を与え
且つ全体的なＦＩＦＯ性能は低下する。ＦＩＦＯフラッ
グロジックが発生される速度を向上させる基本的な方法
は、直列大きさ比較器に関連するゲート遅延及び伝播を
最小とさせることである。このことを、現在の大きさ比
較器設計を使用して達成するものであることが望まし
い。

【０００６】

【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を改良し、高速に二つの値の大きさを
比較することが可能な大きさ比較器を提供することを目
的とする。又本発明の別の目的とするところは、特にＦ
ＩＦＯメモリに使用するのに適した改良した大きさ比較
器を提供することである。

【０００７】

【課題を解決するための手段】ＦＩＦＯメモリにおいて
使用するのに適した大きさ比較器が提供され、それは、
二つの値の大きさを一層迅速に比較すべく構成されてい
る。複数個のビット比較器を複数個のグループに類分
し、該グループは互いに並列的に比較出力信号を発生
し、その際に全体的な大きさ比較器遅延を減少させ且つ
その結果動作を一層高速のものとさせている。これらの
比較出力信号は制御要素へ供給され、該制御要素はどの
比較出力信号が最終的比較出力信号として通過すること
が許容されるかを決定する。

【０００８】

【実施例】ＦＩＦＯは、例えば、コンピュータとプリン
タ等のように異なった速度でデータを使用する装置の間
での適用において典型的に使用される先入先出メモリで
ある。ＦＩＦＯメモリは、フラッグの使用を介してその
ステータスを出力する。比較器は、ＦＩＦＯフラッグを
発生するために、減算器と関連したＦＩＦＯメモリ回路
においてしばしば使用される。フラッグ出力は、ＦＩＦ
Ｏが満杯であるか、半分満杯であるか、空であるか等を
表示する。ＦＩＦＯのステータスを決定するために、ど
れほどのビットがＦＩＦＯに書込まれ且つどれほどのビ
ットがＦＩＦＯから読取られたかを追跡する必要があ
る。又、二つの数値の大きさの間の関係を知ることが必
要であり、且つ一方の数値の大きさが他方の数値の大き
さと等しいか、それより小さいか、又はそれより大きい
か否かを知る必要がある。これらの数値の大きさの比較
は、ＦＩＦＯ内部の大きさ比較器回路を使用することに
より達成される。

【０００９】図１を参照すると、従来技術に基づくＦＩ
ＦＯフラッグ発生回路のブロック図が示されている。Ｆ
ＩＦＯフラッグは、カウンタブロック１０と、減算器ブ
ロック１２と、比較器ブロック１４と、デグリッジ（脱
グリッジ）ブロック１６とを有している。書込クロック
１８、読取クロック２０、書込リセットクロック２２、
読取リセットクロック２４は、カウンタブロック１０及
びデグリッジブロック１６の両方への入力信号である。
カウンタブロック１０がこれらの入力信号を受取り且つ
書込カウント２６及び読取カウント２８を発生し、それ
らは減算器ブロック１２へ入力され、減算器ブロック１
２は差信号３０を出力する。この差信号３０及びプログ
ラム値３２が比較器ブロック１４へ入力され、比較器ブ
ロック１４はそれらを比較して出力比較信号３４を発生
する。当該技術分野において公知のごとくプログラム値
３２は例えば、発生されるべき空、半分満杯、又は満杯
等のフラッグ信号３６のタイプに依存して異なった値に
セットされる。最後に、比較信号３４及び書込クロック
１８、読取クロック２０、書込リセットクロック２２、
読取リセットクロック２４がデグリッジブロック３６へ
入力され、デグリッジブロック３６はフラッグ出力信号
３６を発生する。

【００１０】図２は従来技術において使用されている直
列大きさ比較器２０を示した概略図である。大きさ比較
器２０は、二つの数値の大きさの間の関係を決定するも
のである。大きさ比較器２０は複数個のビット比較器２
２，２４，２６，２８を有しており、それらは比較され
るべき二つの数値の相対的な大きさのステータスを決定
する。必要とされるビット比較器の数は比較される二つ
の数値におけるビット数の関数である。各ビット比較器
は、あるビット位置において、両方の数値からの一つの
ビットを比較する。例えば、比較されるべき第一ビット
の大きさステータス４０が第二ビット４２の大きさステ
ータスと比較され、それが第二ビット４２と等しいか、
それより小さいか、又はそれより大きいか否かを決定す
る。全てのビット比較は四つの入力を有している。比較
されるべき二つのビット４０及び４２は排他的ＯＲゲー
ト４４へ入力され、該ゲートの出力はビット比較器２
２，２４，２６，２８の入力３６であり、信号３６が反
転されて入力３８を与える。入力３８は、単に、入力３
６の反転したものであり、ビット比較器内部において容
易に発生することが可能なものであり、その場合に、そ
れは入力信号ではない。ビット比較器へのその他の入力
は、前のビット比較器３０の出力及び入力３４であり、
これら二つのビットの第一ビットが比較される。入力３
４は図１に示したプログラム値３２とは異なっている。
図２は二つの二進数値が比較される場合を示しており、
一方図１は一つの二進数値がプログラム値３２により表
わされる固定された値と比較される場合を示している。

【００１１】図２のビット比較器は、比較される二つの
数値の相対的な大きさを検知する。ビット４１及び４２
が大きさが同一である場合には、比較出力３２は比較入
力３０と等しい。しかしながら、ビット４０及び４２の
大きさが異なる場合には、比較出力３２は、設計基準に
従って決定され、入力ビット４０が入力ビット４２より
も大きい場合には、比較出力３２は１に等しい。逆に、
入力ビット４０が入力ビット４２よりも小さい場合に
は、比較出力３２は０に等しい。ビット入力４０及び４
２は排他的ＯＲゲートを介して通過する。従って、ビッ
ト４０及びビット４２が同一である場合には、入力３６
は０に等しく且つ反転されている入力３８は１に等し
い。しかしながら、ビット４０及びビット４２の大きさ
が異なる場合には、入力３６は１に等しく且つ入力３８
は０に等しい。以下の真理値表は、入力３６及び３８に
関する比較出力３２を示している。

【００１２】表１入力３６入力３８出力３２１０入力３４０１入力３０この真理値表は、比較されるべき二つのビット４０及び
４２が異なる場合には、比較入力３４が比較出力３２と
してパスされることを示している。逆に、ビット４０及
び４２の大きさが同一である場合には、前のビット比較
器３０からの比較入力が比較出力３２としてパスされ
る。最初のビット比較器２２の比較入力３０が固定した
値に接続されており、その値は図２に示した如くＶ_ccか
又は接地とすることが可能である。従って、入力ビット
４０及び４２が同一である場合には、低レベルが比較出
力３２２へパスされる。ビット比較器２４が低入力信号
３０を受取り、且つビット比較器２４の入力ビット４０
及び４２が同一の大きさを有する場合には、比較出力３
２は０であり、入力比較入力３０へパスする。このプロ
セスは、最小桁ビット（ＬＳＢ）比較器２２からスター
トし且つ最大桁ビット（ＭＳＢ）比較器２８がその比較
動作を終了するまで直列的に継続して行われる。ＭＳＢ
の大きさが比較された場合に初めて最終的な比較出力３
２が発生される。ビット差を有する最も高い次数のビッ
ト比較器が、ビット比較器２８の最終的な比較出力３２
の状態を決定する。

【００１３】図２は、二つの１６ビット数値を比較する
ために１６個のビット比較器が必要であることを示して
いる。このプロセスは直列的であるので、最終的な比較
出力を得るのにかなりの時間が掛かる場合がある。１６
ビット比較の場合、最終的な比較出力信号が得られるま
で少なくとも１６個のゲート遅延が発生されねばならな
い。このことは、ＬＳＢのみが異なる場合、又は比較さ
れる１６個のビットの全ての大きさが等しい場合の最悪
の場合にも適用される。多くの比較器適用場面において
高速の性能が要求されるので、この直列比較プロセスを
高速化させることが望ましい。

【００１４】図３は本発明の一実施例に基づいて構成さ
れた並列大きさ比較器を示した概略図である。ビット比
較器は図２に示したものと同一の入力及び出力を有して
いる。しかしながら、本発明装置は、ビット比較器が複
数個のグループにセグメント化されており、それらのグ
ループは互いに並列的に独立的に動作する点が異なって
いる。図３を参照するとビット比較器は比較器グループ
５０，６０，７０，８０に分割されている。各ビット比
較器の入力及び出力は図２に示したものと同一である。
入力３６は、排他的ＯＲゲートを介して比較されるべき
二つのビットを通過させることにより決定され、且つ入
力３８は入力３６の反転したものである。入力３８は入
力３６の反転したものであり、従って、ビット比較器内
部において発生することが可能なものであり且つ入力と
する必要性はない。入力３４は比較される二つのビット
の第一ビットに等しい。図２におけるごとく、比較出力
３２は比較される二つのビットの相対的な大きさに依存
する。

【００１５】図２に関して上述した真理値表は図３にも
適用可能である。入力ビット３６が論理高である場合、
比較される二つのビットは互いに異なっており、且つ入
力３４は比較出力３２としてパス即ち通過される。しか
しながら、入力ビット３６は論理低である場合には、比
較される二つのビットは互いに同一の大きさを有してお
り、且つ比較入力３０は単に比較出力３２としてパスさ
れる。一例として、比較器グループ５０の四つのビット
比較器５２，５４，５６，５８の各々は、互いに等しい
ビットを比較し、最初のビット比較器５２の論理低比較
入力３０は、それが比較器グループの比較出力５９とな
るまで、爾後のビット比較器５４，５６，５８を介して
通過される。この時点において、論理低比較出力信号５
９は制御要素９０への入力となる。常に、この例におけ
る如く、比較器グループ５０の出力比較５９は最も高い
次数のビット差を有するビット比較器の比較出力３２と
等しい。

【００１６】１６ビットの例においては、比較器グルー
プ５０は二つの数値の四つの最小桁ビット（ＬＳＢ）の
大きさを比較する。比較器グループ６０及び７０は、夫
々、ビット５−８及び９−１２の大きさを比較し、一方
比較器グループ８０は、最大桁ビット（ＭＳＢ）１３−
１６の大きさを比較する。これらのビットの比較は、比
較器グループ内において直列的に発生し、比較器グルー
プ５０，６０，７０，８０は互いに並列的な態様で動作
する。従って、１６ビット全ての比較は、図２の直列大
きさ比較器において四つのビットを比較するのに必要と
される時間の長さと同一の時間長さ内において発生す
る。このことは、並列大きさ比較器を使用するシステム
に対する性能の向上を意味している。大きさ比較器の技
術分野における当業者にとって明らかな如く、ビット比
較器を四つのグループに分割することは、ビット比較器
をグループ化する多数の態様のうちの一つに過ぎないも
のである。

【００１７】各比較器グループの比較出力信号５９，６
９，７９，８９は制御要素９０へ入力される。制御要素
９０により選択されるこれらの比較出力信号のうちの一
つのみが制御要素を介して最終的な比較出力１００とな
るべく通過される。制御要素９０は複数個の伝達ゲート
９２，９４，９６，９８を有しており、その各々は、夫
々、比較器グループ５０，６０，７０，８０のうちの一
つに対応している。各伝達ゲートは、入力として、対応
する比較器グループからの比較出力とブール方程式によ
り決定される論理入力とを受取る。伝達ゲート９２は、
その入力として、比較器グループ５０の比較出力５９と
論理入力９３とを受取る。論理入力９３，９５，９７，
９９は、大きさの差を有する最も高い次数のビットを有
する比較器グループの比較出力のみが最終的な比較出力
１００として制御要素９０から通過されることを確保す
る。これらのビットのうちの何れもが異なるものではな
い場合には、最も低い次数の比較器グループ５０の比較
出力５９が最終的な比較出力１００として制御要素９０
を介して通過される。

【００１８】論理入力９３，９５，９７，９９は次式に
より決定される。即ち、Ｓ_N ＝Ｘ_N＋Ｘ_N-1 ＋Ｘ_N-2 ＋
Ｘ_N-3 であり、なおＸ_N は比較されるべき二つのビット
を排他的ＯＲ処理した結果である。特に、これらの論理
入力は次式の如くに表わされる。

【００１９】入力９９＝Ｓ₁₆＝Ｘ₁₆＋Ｘ₁₅＋Ｘ₁₄＋Ｘ₁₃ 入力９７＝Ｓ₁₂＊Ｓ₁₆＿＝（Ｘ₁₂＋Ｘ₁₁＋Ｘ₁₀＋Ｘ₉）
＊Ｓ₁₆＿入力９５＝Ｓ₈ ＊Ｓ₁₂＿＊Ｓ₁₆＿＝（Ｘ₈ ＋Ｘ₇ ＋Ｘ₆
＋Ｘ₅ ）＊Ｓ₁₂＿＊Ｓ₁₆＿入力９３＝Ｓ₈ ＿＊Ｓ₁₂＿＊Ｓ₁₆＿尚、各英文字記号の後に付けたアンダーラインの記号は
その英文字の値が反転されていることを表わしている。

【００２０】論理入力９３，９５，９７，９９のうちの
一つが高レベルである場合、それの対応する伝達ゲート
がターンオンし且つ対応する比較器グループ比較出力５
９，６９，７９又は８９を該伝達ゲートを介して通過さ
せる。しかしながら、その論理入力が低レベルである場
合には、それの対応する伝達ゲートがターンオフし且つ
対応する比較出力信号を該伝達ゲートを介して通過させ
ることを許容することはない。これらの方程式は、最も
高い次数のビット差を有する比較器グループの比較出力
が最終的な比較出力１００としてパスされることを保証
している。例えば、二つの二進数値がビット１４及びビ
ット２に対して異なる大きさを有している場合には、該
論理入力は、ビット１４はビット２よりもより桁位置が
高いので、比較器グループ８０の比較出力８９が最終的
な比較出力１００としてパスされることを確保する。論
理入力９３，９５，９７，９９の決定は、比較器グルー
プ５０，６０，７０，８０が大きさ比較演算を実施する
のと同時に行われる。この並列動作は、適宜の比較出力
５９，６９，７９又は８９を制御要素９０により選択す
ることを可能とし、且つ比較器グループが比較演算を完
了した直後に最終的な比較出力１００として通過させる
ことを可能とする。制御要素９０は並列大きさ比較器比
較時間に対して何等遅延を付加するものではない。何故
ならば、制御要素９０は、グループ比較出力５９，６
９，７９，８９が制御要素９０を介して通過される準備
がなされる前又は同時にその動作を終了するからであ
る。

【００２１】図３に示されるような本発明は、五つのゲ
ート遅延となる。即ち、例えば比較器グループ５０にお
けるビット比較器５２，５４，５６，５８のような比較
器グループ内の直列的に動作する各大きさ比較器に対す
るゲート遅延と、制御要素９０に対するゲート遅延であ
る。本発明は、バッファ動作を必要とするものではな
い。何故ならば、これらのビット比較器は四つのグルー
プに分割されているからである。このことは、図２に示
した直列的な大きさ比較器と比較して著しい改良点であ
り、図２に示した直列大きさ比較器の場合には、各ビッ
ト比較器に対して一つずつ少なくとも１６個のゲート遅
延となる。１６ビット例においては、１６個の直列接続
されたビット比較器を介して伝播することから発生する
ことのある信号劣化を回避するためにバッファ動作を行
うことが必要である。直列大きさ比較器においてバッフ
ァ動作が使用される場合にはゲート遅延は益々大きくな
る。四つ目毎のビット比較器の後にインバータを配置し
た場合には、エキストラに四つのゲート遅延が付加され
全部で２０個のゲート遅延となる。

【００２２】伝達ゲートの代りにトライステート動作可
能なゲートを使用した本発明の別の実施例を図４に示し
てある。図４は、三個の入力、即ちＩＮＰＵＴ，ＬＯＧ
ＩＣＩＮＰＵＴ及びＬＯＧＩＣＩＮＰＵＴ＿の三つの
入力を有するトライステート動作可能なゲート１１０を
示している。ＩＮＰＵＴは対応する比較器グループから
の比較出力信号であり、且つ図３に示したグループ比較
出力５９，６９，７９，８９に類似している。ＬＯＧＩ
ＣＩＮＰＵＴは図３の論理入力９３，９５，９７，９
９に類似しており、ＬＯＧＩＣＩＮＰＵＴは上述した
ものと同一のＳ_N 方程式により決定される。ＬＯＧＩＣ
ＩＮＰＵＴ＿は単に、ＬＯＧＩＣＩＮＰＵＴの反転し
たものである。ＯＵＴＰＵＴ信号はＬＯＧＩＣＩＮＰ
ＵＴ信号の状態により決定される。ＬＯＧＩＣＩＮＰ
ＵＴが論理高である場合には、ＬＯＧＩＣＩＮＰＵＴ
＿は論理低であり、且つＬＯＧＩＣＩＮＰＵＴ信号は
ＯＵＴＰＵＴとしてパスされる。ＬＯＧＩＣＩＮＰＵ
Ｔが論理低である場合には、ＬＯＧＩＣＩＮＰＵＴ＿
は論理高であり、且つトライステート動作可能ゲート１
１０は実効的に高インピーダンス状態にあり、且つ遮断
状態となってそれを介して信号が通過させることを禁止
する。

【００２３】四つのトライステート動作可能ゲート１１
０は、図３に示した四個の伝達ゲートと置換され、且つ
同一の段において多重化及びバッファ動作の両方を行
う。これら四個のパスゲートの出力は単一の最終的な比
較出力１００に対して共に接続させることが可能であ
る。この場合には、図３に示した１６ビット並列大きさ
比較器に対してバッファ動作を行うことは未だに必要で
はない。

【００２４】並列化大きさ比較器をＦＩＦＯフラッグ発
生回路に関連して説明したが、本発明の大きさ比較器
は、一方の数値の大きさを他方の数値の大きさと比較す
ることが必要な例えばコンピュータの演算論理装置（Ａ
ＬＵ）などのその他の多数の適用場面において使用する
ことも可能である。

【００２５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】従来技術におけるＦＩＦＯフラッグ発生回路
を示した概略ブロック図。

【図２】従来技術において使用される直列大きさ比較
器を示した概略図。

【図３】本発明の一実施例に基づいて構成された並列
大きさ比較器を示した概略図。

【図４】本発明の別の実施例に基づいて構成されたト
ライステート状態可能ゲートを示した概略図。

【符号の説明】

３２比較出力３４，３６，３８入力５２，５４，５６，５８ビット比較器５９出力比較信号９０制御要素５０，６０，７０，８０比較器グループ

Claims

【特許請求の範囲】

【請求項１】大きさ比較器において、出力信号を発生する比較器グループに分割されている複
数個のビット比較器が設けられており、前記各比較器は
第一ビットと第二ビットとの間の大きさを比較し、前記比較器グループの出力へ接続した入力を有する制御
要素が設けられており、前記制御要素はそれから出力さ
れるべきものとして前記比較器グループの出力のうちの
一つを選択する、ことを特徴とする大きさ比較器。
【請求項２】請求項１において、前記各比較器グルー
プは他の全ての比較器グループとは独立的であることを
特徴とする大きさ比較器。
【請求項３】請求項２において、前記比較器グループ
が複数個のビットを同時的に比較することを特徴とする
大きさ比較器。
【請求項４】請求項２において、前記比較器グループ
及び前記制御要素がそれらの夫々の機能を同時的に実施
することを特徴とする大きさ比較器。
【請求項５】請求項１において、前記各ビット比較器
が次のビット比較器へ入力されるべき比較出力を発生す
ることを特徴とする大きさ比較器。
【請求項６】請求項５において、前記比較器グループ
の最初のビット比較器は所定レベルへ設定される信号を
その比較入力として有していることを特徴とする大きさ
比較器。
【請求項７】請求項５において、前記各ビット比較器
は、第一値入力と、第二値入力と、第三値入力とを有す
ることを特徴とする大きさ比較器。
【請求項８】請求項７において、前記第一値入力は比
較されるべき第一ビット及び第二ビットに関して論理演
算を実行することにより決定される１ビット値であるこ
とを特徴とする大きさ比較器。
【請求項９】請求項８において、前記第二値入力が比
較されるべき第１ビットの値と等しいことを特徴とする
大きさ比較器。
【請求項１０】請求項８において、比較されるべき第
一ビット及び第二ビットが、夫々、ＦＩＦＯ読取カウン
ト及びＦＩＦＯ書込カウントであることを特徴とする大
きさ比較器。
【請求項１１】請求項７において、前記第三値入力が
前のビット比較器により発生される比較出力信号である
ことを特徴とする大きさ比較器。
【請求項１２】請求項１において、前記制御要素が、
前記比較器グループのうちのいずれのグループがマッチ
しない最も高い次数のビットを有するかを決定すること
を特徴とする大きさ比較器。
【請求項１３】請求項１２において、前記制御要素が
複数個のゲートを有しており、その各ゲートは前記比較
器グループのうちの一つに対応していることを特徴とす
る大きさ比較器。
【請求項１４】請求項１３において、前記制御要素が
複数個の伝達ゲートを有しており、その各伝達ゲートは
前記比較器グループのうちの一つに対応していることを
特徴とする大きさ比較器。
【請求項１５】請求項１３において、前記制御要素が
複数個のトライステート状態を取ることの可能なゲート
を有しており、その各ゲートは前記比較器グループのう
ちの一つに対応していることを特徴とする大きさ比較
器。
【請求項１６】請求項１３において、前記ゲートが第
一及び第二値入力を有しており、それらは前記ゲートが
前記第一値入力を前記ゲートから出力させることを可能
とするか否かを決定することを特徴とする大きさ比較
器。
【請求項１７】請求項１６において、前記第一値入力
が対応する前記比較器グループから出力されることを特
徴とする大きさ比較器。
【請求項１８】請求項１７において、前記第二値入力
が、現在の前記比較器グループ又はより高い次数の前記
比較器グループにおいて比較されるビットがマッチする
か否かにより決定されることを特徴とする大きさ比較
器。
【請求項１９】請求項１６において、前記ゲートが前
記ゲートの前記第一値入力が前記ゲートから出力される
ことを許容しないことが可能であることを特徴とする大
きさ比較器。
【請求項２０】請求項１６において、前記複数個のゲ
ートの一つのみが前記ゲートの前記第一値入力を前記ゲ
ートから出力させることを許容することが可能であるこ
とを特徴とする大きさ比較器。
【請求項２１】請求項１３において、前記比較器グル
ープが四つ設けられており、その各々が４ビット比較器
を有すること特徴とする大きさ比較器。
【請求項２２】請求項２１において、前記四個の比較
器グループの各々が、１６ビットＦＩＦＯフラッグ発生
回路用の前記一つのゲートに対応していることを特徴と
する大きさ比較器。
【請求項２３】第一値入力と第二値入力との間で大き
さを比較する方法において、制御要素へ入力される比較
出力を発生する比較器グループへビット比較器をグルー
プ化することにより第一値入力と第二値入力との間の大
きさを比較し、前記第一値入力の大きさが前記第二値入力の大きさと等
しいか、それより小さいか、又はそれより大きいかを表
わす最終的比較出力信号を前記制御要素から発生する、
上記各ステップを有することを特徴とする方法。
【請求項２４】請求項２３において、並列的に且つ互
いに独立的に動作する前記比較器グループが、前記制御
要素へ入力される比較出力を発生することを特徴とする
方法。
【請求項２５】請求項２３において、前記制御要素
は、最終的比較出力信号として、前記制御要素から出力
されるべき前記比較出力のうちの一つのみを選択するこ
とを特徴とする方法。
【請求項２６】請求項２３において、前記比較器グル
ープ及び前記制御要素が互いに独立的に且つ並列的に動
作することを特徴とする方法。
【請求項２７】請求項２３において、前記第一値入力
と前記第二値入力との間の大きさの比較が、ＦＩＦＯに
対して好適なフラッグ信号を発生するのに有用であるこ
とを特徴とする方法。