JPH0644179A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 データ転送速度及びデータ処理能力が向上し
たデータ転送制御装置を実現する。 【構成】 ＤＭＡＣ５は、アドレスカウンタ５Ａ及び５
Ｂと、語数カウンタ５Ｃと、判断部５Ｄと、バス制御部
５Ｅ及び５Ｆとを備える。６はバッファメモリであり、
このメモリ６にメモリ２又は４から所定語数のデータが
格納され、この所定語数のデータがメモリ２又は４に転
送される。７は監視回路であり、カウンタ７Ａと、制御
部７Ｂとを備える。カウンタ７Ａは、バッファメモリ６
に入出力されるデータをカウントし、制御部７Ｂは、判
断部５Ｄの指令により、バッファメモリ６の動作を制御
する。メモリ２とバッファメモリ６と間のデータ転送時
にはメモリ４のＭＰＵ３に対するバスが開放され、メモ
リ４とバッファメモリ６との間のデータ転送時にはメモ
リ２のＭＰＵ１に対するバスが開放される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のマイクロプロセ
ッサのそれぞれに従属するメモリからメモリへデータを
転送するＤＭＡ制御装置（Direct Memory Access contr
oller）等のデータ転送制御装置に関する。

【０００２】

【従来の技術】マルチプロセッサシステムにおいて、あ
るマイクロプロセッサに従属するメモリから他のマイク
ロプロセッサに従属するメモリに、マイクロプロセッサ
を経由しないで、データを転送するＤＭＡ制御装置があ
る。図５は、上記ＤＭＡ制御装置の概略構成図である。
図５において、１及び３はマイクロプロセッサ（ＭＰ
Ｕ）、２はＭＰＵ１のメモリ、４はＭＰＵ３のメモリで
ある。８０は、ＤＭＡ制御装置（ＤＭＡＣ）であり、こ
のＤＭＡＣ８０は、アドレスカウンタ８１、８２、転送
語数カウンタ８３を備えている。そして、アドレスカウ
ンタ８１は、転送元のアドレスを指定するためのもので
あり、アドレスカウンタ８２は、転送先のアドレスを指
定するためのものである。図６は、ＤＭＡＣ８０のバス
アービトレーション（データバス権の調停）及びメモリ
アクセスのタイミングチャートである。図５及び図６に
おいて、ＭＰＵ１のメモリ２からＭＰＵ３のメモリ４
に、デ−タを転送する場合を説明する。まず、ＭＰＵ１
は、ＤＭＡＣ８０に対して、アドレスカウンタ８１、ア
ドレスカウンタ８２、転送語数カウンタ８３、及び動作
モ−ド（後述するサイクルスチルモード又はバ−ストモ
−ド）を設定した後、ＤＭＡ転送の起動をかける。ＤＭ
Ａ転送が起動されると、ＤＭＡＣ８０は、ＭＰＵ１に対
してバス権の獲得動作（バスア−ビトレ−ション）を開
始する。バスア−ビトレ−ションの手順としては、ま
ず、図６の（Ａ）に示すように、時点ｔ0にて、バス要
求信号ＢＲ１をＭＰＵ１に供給し、ＭＰＵ１に対しＤＭ
Ａ転送を行うためのバス権の開放を要求する。このＢＲ
１信号が供給されたＭＰＵ１は、バス権を開放し、これ
を示すバス応答信号ＢＡ１をＤＭＡＣ８０に供給する
（図６の（Ｂ））。すると、ＤＭＡＣ８０は、メモリ２
に対し、アドレスカウンタ８１の内容をメモリのアドレ
スとして出力するとともにデ−タリ−ド信号（ＲＳＴＢ
信号）を供給し（図６の（Ｃ）及び（Ｄ）の時点ｔ
1）、デ−タ読み出し動作を開始する。

【０００３】メモリ２からデ−タが出力されると、ＤＭ
ＡＣ８０はそのデ−タを内部に記憶するとともにＲＳＴ
Ｂ信号をネゲ−ト、つまり無効とし（図６の（Ｄ）の時
点ｔ2）、アドレスカウンタ８１の更新を行う。メモリ
２からのデ−タ読み出し後、ＭＰＵ３に対して、ＭＰＵ
１と同様にバス要求信号ＢＲ２を供給し（図６の（Ｅ）
の時点ｔ3）、ＭＰＵ１と同様にＭＰＵ３に対してもバ
スア−ビトレ−ションを開始する。そして、ＤＭＡＣ８
０は、ＭＰＵ３からバス応答信号ＢＡ２が供給されると
（図６の（Ｆ））、メモリ４に対しアドレスカウンタ８
２の内容をメモリ４のアドレスとして出力するとともに
（図６の（Ｇ））、ＤＭＡＣ８０内に取り込んだデ−タ
を書き込みデ−タとして出力する。その後、ＤＭＡＣ８
０は、メモリ書き込み信号（ＷＳＴＢ信号）を、メモリ
４に供給し（図６の（Ｈ）の時点ｔ4）、メモリ４への
データ転送を行う。メモリ４へのデ−タ転送終了後、Ｄ
ＭＡＣ８０は、ＷＳＴＢ信号のネゲ−ト、アドレスカウ
ンタ８２の更新、及び転送語数カウンタ８３の減算を行
う。

【０００４】もし、上述したＤＭＡ転送が、バ−ストモ
−ド転送であるならば、ＤＭＡＣ８０は、バス要求信号
ＢＲ１、ＢＲ２を、ＭＰＵ１、ＭＰＵ３に供給し続け、
バスの開放は行わず、転送語数カウンタ８３の内容が
“０”になるまでデ−タ転送を連続して実行する。図７
は、ＤＭＡ転送が、バーストモード転送の場合のタイミ
ングチャートである。図７において、バス要求信号ＢＲ
１，ＢＲ２は、時点ｔ0からｔ4までＭＰＵ１、ＭＰＵ３
に供給され、バス応答信号ＢＡ１、ＢＡ２は、時点ｔ1
からｔ5までＤＭＡＣ８０に供給される。そして、時点t
2からｔ3で１個のデータの転送が終了する。したがっ
て、時点ｔ2からｔ4の間に、データの転送が繰り返さ
れ、全データの転送が終了される。

【０００５】一方、サイクルスチルモ−ド転送であれ
ば、１個のデ−タを転送する度にＤＭＡＣ８０は、一
旦、バス要求信号ＢＲ１、ＢＲ２をネゲ−トし、ＭＰＵ
１、ＭＰＵ３に対しバスを開放する。そして、一つ一つ
のデ−タに対して、ア−ビトレ−ションを繰り返し行
い、転送語数カウンタ８３の内容が“０”になるまでデ
−タ転送を実行する。図８は、ＤＭＡ転送が、サイクル
スチルモード転送の場合のタイミングチャートである。
図８において、時点ｔ0にて、バス要求信号ＢＲ１がＭ
ＰＵ１に供給され、時点ｔ1にて、バス応答信号ＢＡ１
がＤＭＡＣ８０に供給される。そして、時点ｔ2にて、
データリード信号ＲＳＴＢがメモリ２に供給され、デー
タの読みとりが開始される。次に、時点ｔ3にて、バス
要求信号ＢＲ２がＭＰＵ３に供給される。続いて、時点
ｔ4にて、バス応答信号ＢＡ２がＤＭＡＣ８０に供給さ
れると、メモリ書き込み信号ＷＳＴＢがメモリ４に供給
され、データの書き込みが開始される。そして、時点ｔ
5にて、１個のデータの転送が終了し、時点ｔ6から次の
１個のデータの転送が上述と同様にして、開始される。

【０００６】なお、上述したデータ転送制御装置に類似
する例としては、特開昭６０ー１５８８４９号公報、特
開昭６１ー１６８００３号公報、特開昭６２ー２１２８
８４号公報に記載されたものがある。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
ような従来のデータ転送制御装置においては、以下に述
べるような問題点があった。まず、バ−ストモ−ド転送
を行う場合、１個のデ−タに対する転送時間は、ア−ビ
トレ−ション（図７の時点ｔ0からｔ1）が一回で済むた
め、デ−タ転送のサイクルタイムは、メモリ２の読み出
し期間とメモリ４への書き込み期間との合計時間（図７
の時点ｔ2から時点ｔ3）となる。したがって、バースト
モード転送におけるデータ転送速度は、一回のデ−タ転
送毎にア−ビトレ−ションを行うサイクルスチルモ−ド
転送に比較して高速である。ところが、メモリ２及びメ
モリ４に対するバス権は、データ転送期間中（図７の時
点ｔ0からｔ5）、ＤＭＡＣ８０によって専有されてしま
う。このため、データ転送期間中、ＭＰＵ１、ＭＰＵ３
は、メモリ２、メモリ４に対してアクセスできず、メモ
リ２、メモリ４に対するデ−タ処理を行うことができな
い。したがって、データ転送期間中、ＭＰＵ１及びＭＰ
Ｕ３がアクセスできるメモリは、メモリ２及びメモリ４
以外のものに制限され、デ−タ処理能力が低下されてし
まっていた。

【０００８】一方、サイクルスチルモ−ド転送の場合、
メモリ２、メモリ４のバス権は１個のデ−タの転送が終
了する度に、ＭＰＵ１及びＭＰＵ３に対し開放されるこ
ととなる。つまり、サイクルスチルモ−ド転送により、
メモリ２からメモリ４へデ−タを転送を行う場合、例え
ば、ＤＭＡＣ８０がメモリ４に対するバス権を獲得する
のは、実際のデ−タ書き込みに要する時間（図８の時点
ｔ4からｔ5）だけとなる。したがって、ＭＰＵ３は、Ｄ
ＭＡＣ８０がメモリ２からデ−タを読み込んでいる期間
（図８の時点ｔ2からｔ4）もメモリ４に対するバス権を
持てるようになり、ＭＰＵ３のデ−タ処理能力を大きく
低下させることは無い（ＭＰＵ１についてもＭＰＵ３と
同様である）。

【０００９】しかしながら、サイクルスチルモード転送
では、１個のデ−タ転送毎にア−ビトレ−ションを実行
し、バス権獲得動作を実行するため、バ−ストモ−ド転
送よりもデータ転送が低速であった。特に、使用する一
方のメモリがＤＲＡＭ（Dynamic Random Access Memor
y）のような低速なメモリの場合、他方のメモリが高速
アクセス可能であっても、転送速度は、アクセス速度の
遅いＤＲＡＭに適合させねばならず、低速となってしま
う。また、サイクルスチルモード転送の場合には、デ−
タ転送時に毎回バスア−ビトレ−ションを行い、バス権
の獲得を行うため、後述するバ−ストモ−ドアクセスを
利用した高速メモリアクセスは不可能であった。本発明
の目的は、データ転送速度及びデータ処理能力が向上し
たデータ転送制御装置を実現することである。

【００１０】

【課題を解決するための手段】上記問題点を解決するた
め、本発明は以下のように構成される。記憶手段からの
転送データを記憶する先入れ先出し式のデータバッファ
メモリと、データバッファメモリのデータ蓄積の程度を
監視するとともに、データバッファメモリのデータ入出
力を制御するバッファメモリ監視回路と、上記各記憶手
段のデータバス権の調停を行って、転送するデータのア
ドレスを、上記記憶手段に出力するバス制御部と、バッ
ファメモリ監視回路により、データバッファメモリにデ
−タが格納可能と検知された場合には、転送元の記憶手
段からデータバッファメモリへのデ−タの格納を、転送
元の記憶手段及びバッファメモリ監視回路に指令し、デ
ータバッファメモリに一定の複数語数以上デ−タが格納
されたならば、データバッファメモリから転送先の記憶
手段へのデータの転送を、転送先の記憶手段及びバッフ
ァメモリ監視回路に指令する判断部とを有する転送制御
手段と、を備える。

【００１１】好ましくは、上記データ転送制御装置にお
いて、バッファメモリ監視回路は、データバッファメモ
リに格納されたデータをカウントするカウンタと、上記
判断部からの指令に従ってデータバッファメモリのデー
タの入出力を制御する入出力制御部とを有する。

【００１２】また、好ましくは、上記データ転送制御装
置において、転送制御手段は、転送元の記憶手段のアド
レスを指定するための第１のアドレスカウンタと、転送
先の記憶手段のアドレスを指定するための第２のアドレ
スカウンタと、転送するデータの個数を指定するための
転送語数カウンタと、をさらに有し、上記判断部は、転
送元記憶手段からバッファメモリへの１データの転送毎
に、第１のアドレスカウンタ及び転送語数カウンタの内
容を更新し、バッファメモリから転送先記憶手段への１
データの転送毎に、第２のアドレスカウウンタの内容を
更新する。

【００１３】また、好ましくは、上記データ転送制御装
置において、上記記憶手段のうち少なくとも１つは、ダ
イナミックメモリである。

【００１４】また、画像処理演算プロセッサと、この画
像処理演算プロセッサに従属する第１の記憶手段と、ホ
スト演算プロセッサと、このホスト演算プロセッサに従
属する第２の記憶手段とを有する画像処理用マルチプロ
セッサシステムのデータ転送制御装置において、第１の
記憶手段からの転送データを記憶する先入れ先出し式の
データバッファメモリと、データバッファメモリに格納
されたデータをカウントするカウンタと、１回のデータ
転送でデータバッファメモリに格納する所定の複数のデ
ータ個数を記憶するレジスタと、上記カウンタの内容と
上記レジスタの内容とを比較する比較部と、データバッ
ファメモリのデータの入出力を制御する入出力制御部と
を有するバッファメモリ監視回路と、第１の記憶手段の
アドレスを指定するためのアドレスカウンタと、第２の
記憶手段のアドレスを指定するアドレスジェネレータ
と、転送するデータの個数を指定するためのデータカウ
ンタと、上記各記憶手段のデータバス権の調停を行って
転送するデータのアドレスを第１の記憶手段に出力する
バス制御部と、上記比較部の比較結果に基づいてデータ
バッファメモリにデータが格納可能か否かを判断し、格
納可能な場合には、第１の記憶手段からデータバッファ
メモリへのデ−タの格納を、第１の記憶手段及び上記入
出力制御部に指令し、データバッファメモリに上記所定
語数以上デ−タが格納されたならば、データバッファメ
モリから第２の記憶手段へのデータの転送を、第２の記
憶手段及び上記入出力制御部に指令する判断部とを有す
る転送制御手段と、を備える。

【００１５】

【作用】転送制御手段及びデータ監視回路により、転送
元の記憶手段からデータバッファメモリに一定語数のデ
ータが転送される。この転送の間、転送先のデータバス
は開放状態となっている。データバッファメモリに一定
語数のデータが格納されると、転送制御手段及びデータ
監視回路により、データバッファメモリに格納された一
定語数のデータは転送先の記憶手段に転送される。この
転送の間、転送元の記憶手段のデータバスは、開放状態
となっている。このようにして、データバッファメモリ
への一定語数のデータの格納及びデータバッファメモリ
から転送先の記憶手段への一定語数のデータの転送が、
繰り返し行われ、全転送データが転送元記憶手段から転
送先記憶手段へ転送される。

【００１６】

【実施例】図１は、本発明の一実施例であるデータ転送
制御装置の概略構成図であり、マルチプロセッサシステ
ムに適用した場合の例である。また、図２は、図１の例
の動作フローチャートである。図１において、ＤＭＡＣ
（転送制御手段）５は、アドレスカウンタ５Ａ及び５Ｂ
と、語数カウンタ５Ｃと、判断部５Ｄと、バス制御部５
Ｅ及び５Ｆとを備えている。また、６はＦＩＦＯ（Firs
t In First Out）データバッファメモリであり、バッフ
ァメモリ６にメモリ（記憶手段）２又はメモリ（記憶手
段）４からのデータが格納されるとともに、この格納さ
れたデータがメモリ２又は４に転送される。さらに、７
はＦＩＦＯ監視回路であり、この監視回路７は、カウン
タ７Ａと、入出力制御部７Ｂとを備えている。カウンタ
７Ａは、バッファメモリ６に入出力されるデータをカウ
ントする。また、制御部７Ｂは、判断部５Ｄの指令によ
り、バッファメモリ６の動作を制御する。

【００１７】次に、メモリ２からメモリ４にデータを転
送する場合を例として、図１の例の動作を説明する。図
１及び図２において、ＭＰＵ１により、ＤＭＡＣ５内部
のアドレスカウンタ５Ａに転送元（メモリ２）のアドレ
スが指定され、アドレスカウンタ５Ｂに転送先（メモリ
４）のアドレスが指定される。さらに、ＭＰＵ１によ
り、転送語数カウンタ５Ｃに転送するデータ数が指定さ
れた後、データ転送が起動される。ＤＭＡ転送が起動さ
れると、ＤＭＡＣ５の判断部５Ｄは、ＦＩＦＯ監視回路
７の制御部７Ｂを介して、ＦＩＦＯバッファメモリ６に
デ−タを書き込むことが可能（ＦＩＦＯバッファメモリ
６にデータが記憶されていない）か否かを判断する。書
き込み可能であれば、判断部５は、バス制御部５Ｅを動
作させ、時点ｔ0にて、バス権要求信号ＢＲ１（図２の
（Ａ））をＭＰＵ１に供給し、バス権の獲得を開始す
る。そして、このバス権要求信号ＢＲ１に対して、ＭＰ
Ｕ１は、時点ｔ1にてバス応答信号ＢＡ１（図２の
（Ｂ））をバス制御部５Ｂに供給する。これにより、メ
モリ２のバス権がＤＭＡＣ５に対して開放されたこと
を、判断部５Ｄが検知する。すると、判断部５Ｄは、ア
ドレスカウンタ５Ａの内容であるアドレスを取り出し、
バス制御部５Ｅを介してメモリ２に出力する。さらに、
判断部５Ｄは、バス制御部５Ｅを介して、メモリ２にリ
−ドストロ−ブ信号（転送開始信号）を出力し、メモリ
２からバッファメモリ６へのデ−タ転送を開始する（図
２の（Ｃ）、（Ｄ））。判断部５Ｄは、メモリ２からバ
ッファメモリ６に１個のデ−タが転送された時点で、ア
ドレスカウンタ５Ａの内容及び語数カウンタ５Ｃの内容
を更新し、次のデ−タの読み込みを行なっていく。そし
て、判断部５Ｄは、カウンタ７Ａのカウント数と一定語
数（バッファメモリ６の格納可能語数）とを比較し、カ
ウンタ７Ａのカウント数が一定語数と等しくなると、転
送開始信号をネゲ−ト（無効）する。さらに、信号ＢＲ
１及びＢＡ１もネゲートされ、ＭＰＵ１に対してメモリ
１のバスが開放され、ＭＰＵ１が動作可能な状態とされ
る。

【００１８】メモリ２から、ＦＩＦＯバッファメモリ６
へのデ−タ転送が停止すると、ＦＩＦＯバッファメモリ
６から、メモリ４へのデ−タの転送が開始される。ま
ず、判断部５Ｄは、時点ｔ2にて、バス制御部５Ｆを介
してバス権要求信号ＢＲ２をＭＰＵ３に供給する（図２
の（Ｅ））。そして、時点ｔ3にて、ＭＰＵ３からバス
応答信号ＢＡ２がバス制御部５Ｆを介して判断部５Ｄに
供給されると、判断部５Ｄは、メモリ２に対するバス権
が獲得されたことを検知する（図２の（Ｆ））。次に、
判断部５Ｄは、バス制御部５Ｆを介して、アドレスカウ
ンタ５Ｂの内容及びデータ転送開始信号をメモリ４に供
給するとともに、制御部７Ｂを介してバッファメモリ６
に格納されたデータをメモリ４に転送させる（図２の
（Ｇ）、（Ｈ））。判断部５Ｄは、カウンタ７Ａのカウ
ント数を監視し、このカウント数が０となると、転送開
始信号及びバス権要求信号ＢＲ２をネゲートする。これ
により、メモリ２のバスが開放される。そして、再びメ
モリ２からバッファメモリ６へのデータ転送が開始され
る。

【００１９】これら一連のデ−タ転送動作（メモリ２→
バッファメモリ６、バッファメモリ６→メモリ４へのデ
ータ転送）は、デ−タ転送語数カウンタ５Ｃの内容が０
となるまで繰返し実行される。ただし、最後のデ−タ転
送においては、ＦＩＦＯバッファメモリ６に格納される
デ−タは、このバッファメモリ６の格納可能データ数よ
り以下となってしまう。この場合には、判断部５Ｄは、
デ−タ転送語数カウンタ５Ｃの語数残が０となった時点
で、メモリ２からバッファメモリ６へのデータ転送を停
止させる。これにより、指定されたデータを正確に転送
することができる。

【００２０】さて、上述した本発明の一実施例におい
て、データ転送に要する時間Ｔは、次式（１）で示すこ
とができる。 Ｔ＝（ｔＭ１＋ｔＭ２）×デ−タ個数＋（ｔＡ１＋ｔＡ
２）×デ−タ個数／バッファメモリ容量−−−（１） ただし、ｔＭ１，ｔＭ２は、メモリ２、４に対するアク
セス時間であり、ｔＡ１，ｔＡ２は、メモリ２、４に対
するア−ビトレ−ション時間である。上記式（１）か
ら、転送するデ−タ個数とバッファメモリ６の容量との
比が小さい場合は、ほぼバ−ストモ−ド転送と同様な高
速デ−タ転送が行える。また、転送時においてＤＭＡＣ
５がメモリ２、４のバスを専有する時間は、それぞれ転
送元／先のメモリ２、４とバッファメモリ６との間でデ
−タを転送するのに要する時間のみとなり、その他の時
間においては、ＭＰＵ１、３はメモリ２、４をアクセス
することができる。したがって、ＭＰＵ１、３のデ−タ
処理能力はサイクルスチルモード転送と同等となる。

【００２１】また、転送元と転送先のメモリ２、４とが
非同期でデ−タを転送できる。そのため、一方のメモリ
にＤＲＡＭを使用した場合、このＤＲＡＭに対して高速
にデータをアクセスすることができる。つまり、一般的
なＤＲＡＭへのアクセスは、まず最初にメモリに対し上
位アドレス（ロウアドレス）を指定した後、下位アドレ
ス（カラムアドレス）に切り換えるといった２段階の手
順でアクセスが行われ、これが各データ毎に行われる
（シンプルモ−ドアクセス）。この場合、アドレス切り
換え（ロウアドレスからカラムアドレスへの切り換え）
に時間を要してしまい、ＤＲＡＭへのアクセス速度の向
上化は困難である。そのため、複数のアドレスのうち、
ロウアドレスが共通（同一ペ−ジ内）のものがあれば、
一度ロウアドレスを指定し、１つのアドレスに対して、
シンプルモ−ドアクセスを行う。その後、他のアドレス
に対しては、ロウアドレスは共通であるので、カラムア
ドレスのみを切り換えてアクセスすることで、連続して
高速のアクセスが実行される（バ−ストモ−ドアクセ
ス）。

【００２２】図１の例においては、メモリ２とメモリ４
とは非同期でアクセスが行われる。したがって、メモリ
２又はメモリ４にＤＲＡＭを用いた場合には、このＤＲ
ＡＭに対して上述したバーストモードアクセスを実行す
ることができ、高速のアクセスを行うことができる。こ
の場合、バッファメモリ６に、１度格納するデータ量を
ＤＲＡＭの１ページ分とすれば、データ転送中におい
て、ＤＲＡＭのページ境界の判定やページ境界でのロウ
アドレスの再設定等の動作が不要となる。これによっ
て、データ転送の制御が容易となり、転送速度を向上す
ることができる。

【００２３】図３は、本発明の他の実施例であり、画像
処理用マルチプロセッサシステムである核磁気共鳴画像
診断装置のデータ転送に適用した場合の例である。図３
において、８は、画像処理演算などのデ−タ処理を行う
高速画像処理演算プロセッサ（ＩＰ（Image Processe
r））、２０は、プロセッサ８に従属するメモリ（第１
の記憶手段）である。また、９は、プロセッサ８が演算
を行った結果の表示、及び装置全体の制御を行うホスト
演算プロセッサ（ＨＰ（Host Processer））、４０は、
プロセッサ９に従属する画像メモリ（第２の記憶手
段）、１１は表示制御回路、１０は表示器（ＣＲＴ）で
ある。また、ＤＭＡＣ５０は、バス制御部５４、データ
カウンタ５１、アドレスカウンタ５５、コントロールレ
ジスタ５６、ポイントレジスタ５３、アドレスジェネレ
ータ、判断部５７を備えている。そして、ＦＩＦＯ監視
回路７０は、レジスタ７１、カウンタ７２、比較器７
３、入出力制御部７４を備えている。

【００２４】なお、表示器１０は、８ビット（１バイ
ト）／画素でモノクロ２５６階調表示するものとする。
また、表示器１０のサイズは７２０×５１２画素とす
る。図３の例において、２５６×２５６画素の大きさの
画像を表示器１０上に表示しようとした場合、表示デ−
タ（画像処理演算結果）だけで６４キロバイトのデ−タ
が必要となってくる。もし、プロセッサ８でデータの画
像処理を施した上で表示をしようとした場合、例えば、
それが簡単な２×２画素のフィルタ演算処理（周囲４点
の平均値計算）であったとしても、メモリ２０に対する
アクセス回数は大となる。つまり、メモリ２０に対する
アクセスは一画素分のデ−タにつき、少なくとも４点の
デ−タ読み出し、及びフィルタ演算結果格納の計５回、
必要となってくる。その結果、１画面分のデ−タの処理
を行った場合には、合計で６４キロ×５＝３２万回もの
メモリアクセスが必要となる。さらに、複雑な画像処理
（複数のフィルタ処理の組み合わせ、画像の拡大等）を
実行しようとした場合、メモリ２０へのアクセス回数は
数倍に増大する。したがって、プロセッサ２０の処理速
度を向上させるためには、プロセッサ２０自体の動作速
度（クロック周波数）をあげるとともに、メモリ素子と
して高速なものを使用するなどして、メモリのアクセス
速度の向上を図らなければならない。そこで、図３の例
においては、画像処理用のメモリ２０として、アクセス
タイム２０ナノ秒の高速スタティックＲＡＭ（ＳＲＡ
Ｍ）を使用し、それにより、１回のメモリアクセスをメ
モリ２０への供給アドレスの切り変わり時間などの遅延
時間を考慮して、４０ナノ秒で行えるようになってい
る。

【００２５】一方、メモリ４０については、プロセッサ
９から直接、又はＤＭＡＣ５０を介してメモリ２０から
の表示デ−タの書き込み／読み出し、及び表示制御回路
１１からの表示デ−タ読み出しが、独立して行われなけ
ればならない。また、７２０×５１２画素の表示器１０
の１画面を表示するためには３６０キロバイトの容量の
画像メモリが必要となってくる。そこで、アドレスを指
定してのメモリアクセスが可能なデ−タポ−トを持つダ
イナミックメモリ（ＤＲＡＭ（メモリの高集積化が可
能、アクセスタイム１００ナノ秒））と、アドレスの指
定が不要で、２５メガＨｚ（１サイクル４０ナノ秒）の
クロックに同期して連続したアドレスのＤＲＡＭデ−タ
読み出しが可能なシリアルポ−トを１つのＩＣ内に内蔵
したビデオＲＡＭを使用している。画像メモリ４０の内
容は、表示器１０の１画素表示クロックに同期して、連
続して表示制御回路１１に転送され続ける。そして、こ
の画像メモリ４０から読み出されたデ−タは、表示制御
回路１１において表示器１０の表示信号へと変換され、
表示器１０上に表示される。以上のことより、図３の例
においては、表示画像の変更はデ−タポ−ト側から画像
メモリの表示デ−タを書き変える事によって行われる。

【００２６】また、ＤＭＡＣ５０において、アドレスカ
ウンタ５５には転送元であるメモリ２０のアドレスが指
定され、ポイントレジスタ５２には転送先である画像メ
モリ４０のアドレスに対応する２次元座標（Ｘ，Ｙ）が
指定される。また、アドレスジェネレータ５３は、上記
２次元座標を、メモリ４０の物理アドレスに展開する。
バス制御部５４は、メモリ２０及び４０に対するバスア
−ビトレ−ション、及びアドレス出力を行う。データカ
ウンタ５１には、転送を行うデ−タの個数が指定され
る。コントロールレジスタ５６は、転送の起動、転送状
況を認識する。また、ＦＩＦＯ監視回路７０において、
レジスタ７１には、１回の転送でバッファメモリ６に格
納するデ−タの量（転送画像のＸサイズ）が指定され
る。また、カウンタ７２は、１回の転送毎の転送語数を
カウントする。そして、比較器７３は、レジスタ７１の
内容とカウンタ７２の内容とを比較する。また、ＦＩＦ
Ｏバッファメモリ６は、最大、画面の１行分のデ−タ
（７２０バイト）を１度に転送できるよう、メモリ容量
が１キロバイトとなっている。

【００２７】図４は、図３の例の詳細構成例である。こ
の図４の例を参照して、表示器１０の画面の左端を原点
（座標Ｘ：０，Ｙ：０）として２５６×２５６画素の画
像デ−タを転送する場合のデータ転送動作を説明する。
ＤＭＡＣ５０の判断部５７は、転送元であるメモリ２０
のアドレスをアドレスカウンタ５５に設定し、ポイント
レジスタ５２のＸ部、Ｙ部に０設定する。さらに、判断
部５７は、転送するデータの個数（２５６×２５６＝６
５５３６）をデ−タカウンタ５１に設定する。また、判
断部５７は、１回の転送でバッファメモリ６に格納する
データ数（２５６）をＦＩＦＯ監視回路７０のＸサイズ
レジスタ７１に設定する。そして、判断部５７は、デー
タ転送の起動をコントロ−ルレジスタ５６に設定する。
アドレスカウンタ５５に設定された内容は、バス制御部
５４のメモリアドレス出力カウンタ５４２にコピーされ
る。また、ポイントレジスタ５２に設定された内容は、
アドレスジェネレータ５３のオフセットレジスタ５３１
及びラスタカウンタ５３２にコピーされる。そして、判
断部５７は、コントロールレジスタ５６に転送コマンド
を書き込む。

【００２８】次に、判断部５７は、転送起動信号をバス
制御部５４のバス権要求部５４１に供給する。すると、
バス権要求部５４１は、バス権獲得のためのバス要求信
号ＩＢＲをプロセッサ８に供給し、ア−ビトレションを
開始する。プロセッサ８は、バス権を開放してもよいと
認識したならば、バス応答信号ＩＢＡをバス権要求部５
４１を介して判断部５７に供給する。判断部５７は、バ
ス応答信号ＩＢＡが供給されると、メモリ２０からのデ
−タ読み出しを開始する。まず、メモリアドレス出力カ
ウンタ５４２の内容が、メモリ２０のアドレスとしてバ
ス上に出力される。そして、メモリリ−ドストロ−ブ信
号ＲＳＴＢが、判断部５７からメモリ２０に供給され
る。また、判断部５７は、制御部７４を介して、バッフ
ァメモリ６を制御し、メモリ２０からバッファメモリ６
へのデ−タ転送が開始される。１個のデ−タの読み出し
が終了すると、判断部５７は、メモリアドレス出力カウ
ンタ５４２の内容を更新し、デ−タカウンタ５１の内容
を減算処理する。また、ＦＩＦＯ監視回路７０のカウン
タ７２の更新が実行される。

【００２９】以上のデ−タ読み出しシ−ケンスは、ＦＩ
ＦＯ監視回路７０のカウンタ７２の内容がＸサイズレジ
スタ７１の内容と一致するまで（２５６回）繰り返し行
われる。つまり、Ｘサイズレジスタ７１の内容とカウン
タ７２の内容とは、比較器７３で比較される。そして、
レジスタ７１の内容とカウンタ７２の内容が一致する
と、比較器７３から、次の転送が最終であることを示す
最終ＤＭＡ信号ＩＬＤが判断部５７に供給される。判断
部５７は、信号ＩＬＤが供給されると、次のリ−ドスト
ロ−ブ信号ＲＳＴＢをネゲ−トし、データ転送を停止さ
せる。そして、信号ＩＢＲ信号をネゲ−トしてメモリ２
０のバスを開放する。もし、メモリ２０からＦＩＦＯバ
ッファメモリ６へのデ−タ転送時、レジスタ７１の内容
とカウンタ７２の内容とが一致する前に、データカウン
タ５１の内容が１となった場合、判断部５７は、信号Ｉ
ＬＤを検出したのと同様の動作をし、デ−タの転送を停
止させる。

【００３０】メモリ２０のデ−タ転送が終了すると、判
断部５７は、バス権要求部５４３を動作させ、バス要求
信号ＨＢＲをプロセッサ９に供給させ、バス応答信号Ｈ
ＢＡの入力待ちとなる（バスア−ビトレ−ション）。ア
−ビトレ−ション実行中、ＤＭＡＣ５０内のアドレスジ
ェネレ−タ５３の算出部５３３においては、画像メモリ
４０の転送先アドレスの計算を下記の計算式に基づき実
行する。 画像メモリアドレス ＝ ラスタカウンタ×７２０＋オ
フセットレジスタ＋画像メモリ先頭アドレス 上記計算式により求められた画像メモリアドレス（本例
においては、ラスタカウンタ５３２、オフセットレジス
タ５３１共に０のため画像メモリ先頭アドレスとなる）
は、バスア−ビトレ−ション終了後、アドレスジェネレ
−タ５３内のアドレスカウンタ５３４へコピ−され、ラ
イトストロ−ブ信号ＷＳＴＢとともに画像メモリ４０の
バス上に出力される。このライトストロ−ブ信号ＷＳＴ
Ｂにより、ＦＩＦＯバッファメモリ６からのデ−タ読み
出し／画像メモリ書き込みが開始される。画像メモリ４
０へのデ−タを１個転送後、判断部５７は、アドレスカ
ウンタ５３４を更新するとともに、ＦＩＦＯ監視回路７
０を通してＦＩＦＯバッファメモリ６が空かどうかを示
すＦＥ信号をチェックし、もし空でなければ次のデ−タ
の転送を行う。そして、最後のデ−タの転送を終了し、
ＦＩＦＯバッファメモリ６が空になったならば、判断部
５７は、信号ＨＢＲをネゲ−トし、バスを開放すると共
に、ラスタカウンタ５３２を更新する。

【００３１】上記の一連の転送動作を１つのシ−ケンス
とし、これらの処理シ−ケンスはデータカウンタ５１の
内容が０となるまで（本例では、２５６回）繰り返され
ることとなる。そして、全デ−タの転送が終了した時点
で、コントロ−ルレジスタ５６に転送終了フラグが設定
される。プロセッサ９は、このフラグをチェックするこ
とにより、全データ転送の終了を認識する。

【００３２】以上の動作に基づき、２５６×２５６バイ
トのデ−タを転送した場合に要する時間は、プロセッサ
８又は９にバス要求信号が供給されてから、プロセッサ
８又は９が、その時点で実行中のメモリアクセスを終了
するまでの期間を、メモリアクセス１回と仮定すると Ｔ ＝ （１００＋４０）×２５６×２５６（デ−タ転送） ＋（１００＋４０）×２５６ （ア−ビトレション） ＝９２１０８８０ナノ秒≒９．２ミリ秒 となる（なお、従来技術によるサイクルスチルモードに
よるデータ転送は、ア−ビトレション回数が、本発明の
実施例の２５６倍となるため約１８ミリ秒となる）。ま
た、転送時にバスを専有する時間は、プロセッサ８側で
は４０ナノ秒×２５６×２５６で約２．６ミリ秒（全体
の約２８％）、プロセッサ９側では１００ナノ秒×２５
６×２５６で約６．６ミリ秒（全体の約７２％）とな
る。このことより、プロセッサ８及び９のバスを、ほぼ
１００％専有する従来のバ−ストモード転送に比べ、特
に、プロセッサ８側において、デ−タ処理の効率向上が
図れる。

【００３３】

【発明の効果】以上のように、本発明によれば、マルチ
プロセッサシステムのデータ転送制御装置において、転
送データを記憶するデータバッファメモリと、データバ
ッファメモリのデータ蓄積の程度を監視し、データ入出
力を制御するバッファメモリ監視回路と、データバス権
の調停を行い、データバッファメモリへの一定の複数語
数のデ−タの格納を指令するとともに、転送先の記憶手
段へのデータの転送を指令する転送制御手段と、を備え
る。そして、転送元記憶手段とバッファメモリとの間の
データ転送時には、転送先記憶手段のデータバスが開放
され、バッファメモリと転送先記憶手段との間のデータ
転送時には、転送元記憶手段のデータバスが開放され
る。これにより、サイクルスチルモード転送よりもデー
タ転送速度が向上され、かつ、バーストモード転送より
もデータ処理能力が向上されたデータ転送制御装置を実
現することができる。

【００３４】また、画像処理演算プロセッサと、第１の
記憶手段と、ホスト演算プロセッサと、第２の記憶手段
とを有する画像処理用マルチプロセッサシステムのデー
タ転送制御装置において、第１の記憶手段からの転送デ
ータを記憶するデータバッファメモリと、バッファメモ
リ監視回路と、各記憶手段のデータバス権の調停を行
い、第１の記憶手段からデータバッファメモリへのデ−
タの格納を指令するとともに、データバッファメモリか
ら第２の記憶手段へのデータの転送を指令する転送制御
手段と、を備える。そして、第１記憶手段とバッファメ
モリとの間のデータ転送時には、第２記憶手段転送先の
データバスが開放され、バッファメモリと転送先記憶手
段との間のデータ転送時には、転送元記憶手段のデータ
バスが開放される。これにより、サイクルスチルモード
転送よりもデータ転送速度が向上され、かつ、バースト
モード転送よりもデータ処理能力が向上された画像処理
用マルチプロセッサシステムのデータ転送制御装置を実
現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の概略構成図である。

【図２】図１の例の動作を示すタイミングチャ−トであ
る。

【図３】本発明の他の実施例の概略構成図である。

【図４】図３の例の詳細構成例を示す図である。

【図５】従来におけるデータ転送制御装置の概略構成図
である。

【図６】図５の例の動作を示すタイミングチャ−トであ
る。

【図７】バーストモード転送の動作を示すタイミングチ
ャートである。

【図８】サイクルスチルモード転送の動作を示すタイミ
ングチャートである。

【符号の説明】

１、３ マイクロプロセッサ ２、４ メモリ ５ ＤＭＡコントロ−ラ ５Ａ，５Ｂ アドレスカウンタ ５Ｃ 語数カウンタ ５Ｄ 判断部 ５Ｅ、５Ｆ バス制御部 ６ ＦＩＦＯバッファメモリ ７、７０ ＦＩＦＯ監視回路 ７Ａ、７２ カウンタ ７Ｂ，７４ 制御部 ８ イメ−ジプロセッサ ９ ホストプロセッサ １０ 表示器 １１ 表示制御回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のマイクロプロセッサと、これら複
   数のマイクロプロセッサのそれぞれに従属する記憶手段
   とを有するマルチプロセッサシステムのデータ転送制御
   装置において、 上記記憶手段からの転送データを記憶する先入れ先出し
   式のデータバッファメモリと、 データバッファメモリのデータ蓄積の程度を監視すると
   ともに、データバッファメモリのデータ入出力を制御す
   るバッファメモリ監視回路と、 上記各記憶手段のデータバス権の調停を行って、転送す
   るデータのアドレスを、上記記憶手段に出力するバス制
   御部と、バッファメモリ監視回路により、データバッフ
   ァメモリにデ−タが格納可能と検知された場合には、転
   送元の記憶手段からデータバッファメモリへのデ−タの
   格納を、転送元の記憶手段及びバッファメモリ監視回路
   に指令し、データバッファメモリに一定の複数語数以上
   デ−タが格納されたならば、データバッファメモリから
   転送先の記憶手段へのデータの転送を、転送先の記憶手
   段及びバッファメモリ監視回路に指令する判断部とを有
   する転送制御手段と、 を備えることを特徴とするデータ転送制御装置。
2. 【請求項２】 請求項１記載のデータ転送制御装置にお
   いて、バッファメモリ監視回路は、データバッファメモ
   リに格納されたデータをカウントするカウンタと、上記
   判断部からの指令に従ってデータバッファメモリのデー
   タの入出力を制御する入出力制御部とを有することを特
   徴とするデータ転送制御装置。
3. 【請求項３】 請求項２記載のデータ転送制御装置にお
   いて、転送制御手段は、転送元の記憶手段のアドレスを
   指定するための第１のアドレスカウンタと、転送先の記
   憶手段のアドレスを指定するための第２のアドレスカウ
   ンタと、転送するデータの個数を指定するための転送語
   数カウンタと、をさらに有し、上記判断部は、転送元記
   憶手段からバッファメモリへの１データの転送毎に、第
   １のアドレスカウンタ及び転送語数カウンタの内容を更
   新し、バッファメモリから転送先記憶手段への１データ
   の転送毎に、第２のアドレスカウウンタの内容を更新す
   ることを特徴とするデータ転送制御装置。
4. 【請求項４】 請求項１、請求項２、又は請求項３記載
   のデータ転送制御装置において、上記記憶手段のうち少
   なくとも１つは、ダイナミックメモリであることを特徴
   とするデータ転送制御装置。
5. 【請求項５】 画像処理演算プロセッサと、この画像処
   理演算プロセッサに従属する第１の記憶手段と、ホスト
   演算プロセッサと、このホスト演算プロセッサに従属す
   る第２の記憶手段とを有する画像処理用マルチプロセッ
   サシステムのデータ転送制御装置において、 第１の記憶手段からの転送データを記憶する先入れ先出
   し式のデータバッファメモリと、 データバッファメモリに格納されたデータをカウントす
   るカウンタと、１回のデータ転送でデータバッファメモ
   リに格納する所定の複数のデータ個数を記憶するレジス
   タと、上記カウンタの内容と上記レジスタの内容とを比
   較する比較部と、データバッファメモリのデータの入出
   力を制御する入出力制御部とを有するバッファメモリ監
   視回路と、 第１の記憶手段のアドレスを指定するためのアドレスカ
   ウンタと、第２の記憶手段のアドレスを指定するアドレ
   スジェネレータと、転送するデータの個数を指定するた
   めのデータカウンタと、上記各記憶手段のデータバス権
   の調停を行って転送するデータのアドレスを第１の記憶
   手段に出力するバス制御部と、上記比較部の比較結果に
   基づいてデータバッファメモリにデータが格納可能か否
   かを判断し、格納可能な場合には、第１の記憶手段から
   データバッファメモリへのデ−タの格納を、第１の記憶
   手段及び上記入出力制御部に指令し、データバッファメ
   モリに上記所定語数以上デ−タが格納されたならば、デ
   ータバッファメモリから第２の記憶手段へのデータの転
   送を、第２の記憶手段及び上記入出力制御部に指令する
   判断部とを有する転送制御手段と、 を備えることを特徴とするデータ転送制御装置。