JPH0644193A - Ｉ／ｏレジスタアクセス方式 - Google Patents
Ｉ／ｏレジスタアクセス方式Info
- Publication number
- JPH0644193A JPH0644193A JP21867592A JP21867592A JPH0644193A JP H0644193 A JPH0644193 A JP H0644193A JP 21867592 A JP21867592 A JP 21867592A JP 21867592 A JP21867592 A JP 21867592A JP H0644193 A JPH0644193 A JP H0644193A
- Authority
- JP
- Japan
- Prior art keywords
- register
- access
- main processor
- write
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 メインプロセッサ２０によるレジスタのアク
セス時間を短縮する。 【構成】 メインプロセッサ２０とＣＰＵ１１の両方よ
りアクセスできる２ポートレジスタ１２を用意し、２ポ
ートレジスタ１２の中に書き込み終了ステータスを用意
する。書き込み終了ステータスはＣＰＵ１１により書き
込み終了時にセットする。そして、メインプロセッサ２
０が２ポートレジスタ１２にデータを書き込む場合にク
リアする。メインプロセッサ２０から２ポートレジスタ
１２へのライトアクセス時には割込み信号でまとめて、
ＣＰＵ１１に報告する。そして、ＣＰＵ１１は割込み処
理で書き込み終了ステータスを検知することで、どのア
ドレスへアクセスが来たかを判定できる。一方、メイン
プロセッサ２０から２ポートレジスタ１２へのリードア
クセス時にはＣＰＵ１１への報告は行なわない。
セス時間を短縮する。 【構成】 メインプロセッサ２０とＣＰＵ１１の両方よ
りアクセスできる２ポートレジスタ１２を用意し、２ポ
ートレジスタ１２の中に書き込み終了ステータスを用意
する。書き込み終了ステータスはＣＰＵ１１により書き
込み終了時にセットする。そして、メインプロセッサ２
０が２ポートレジスタ１２にデータを書き込む場合にク
リアする。メインプロセッサ２０から２ポートレジスタ
１２へのライトアクセス時には割込み信号でまとめて、
ＣＰＵ１１に報告する。そして、ＣＰＵ１１は割込み処
理で書き込み終了ステータスを検知することで、どのア
ドレスへアクセスが来たかを判定できる。一方、メイン
プロセッサ２０から２ポートレジスタ１２へのリードア
クセス時にはＣＰＵ１１への報告は行なわない。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理システムのフ
ァームウェアにより制御されるＩ／Ｏ装置におけるＩ／
Ｏレジスタアクセス方式に関するものである。
ァームウェアにより制御されるＩ／Ｏ装置におけるＩ／
Ｏレジスタアクセス方式に関するものである。
【０００２】
【従来の技術】従来、情報処理システムのＩ／Ｏ装置と
しては、ＤＭＡ制御装置、磁気ディスク装置、プリンタ
等の各種の装置がある。このようなＩ／Ｏ装置は、内蔵
されたファームウェアにより制御される。そして、ファ
ームウェアとメインプロセッサとのデータのやりとり
は、内蔵されたレジスタを介して行なわれる。この場
合、メインプロセッサによるＩ／Ｏ装置のレジスタのア
クセスに対しては、ファームウェアによる処理が終了す
るまで応答を待たされるようになっていた。
しては、ＤＭＡ制御装置、磁気ディスク装置、プリンタ
等の各種の装置がある。このようなＩ／Ｏ装置は、内蔵
されたファームウェアにより制御される。そして、ファ
ームウェアとメインプロセッサとのデータのやりとり
は、内蔵されたレジスタを介して行なわれる。この場
合、メインプロセッサによるＩ／Ｏ装置のレジスタのア
クセスに対しては、ファームウェアによる処理が終了す
るまで応答を待たされるようになっていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、上
述した方式では、メインプロセッサは、Ｉ／Ｏ装置のレ
ジスタへのアクセスごとにファームウェアの処理を待た
なければならないので、処理時間が増大するという問題
があった。本発明は、以上の点に着目してなされたもの
で、レジスタのアクセス時間を短縮し、コストパフォー
マンスの優れたＩ／Ｏレジスタアクセス方式を提供する
ことを目的とするものである。
た従来の技術には、次のような問題があった。即ち、上
述した方式では、メインプロセッサは、Ｉ／Ｏ装置のレ
ジスタへのアクセスごとにファームウェアの処理を待た
なければならないので、処理時間が増大するという問題
があった。本発明は、以上の点に着目してなされたもの
で、レジスタのアクセス時間を短縮し、コストパフォー
マンスの優れたＩ／Ｏレジスタアクセス方式を提供する
ことを目的とするものである。
【０００４】
【課題を解決するための手段】本発明のＩ／Ｏレジスタ
アクセス方式は、Ｉ／Ｏ装置をメインプロセッサにより
レジスタアクセスで制御する場合において、前記メイン
プロセッサと前記Ｉ／Ｏ装置の制御装置との双方よりア
クセス可能な２ポートレジスタを用意し、当該レジスタ
へのリードアクセス時には、前記制御装置への報告は行
なわずに、当該レジスタよりデータを読み出し、当該レ
ジスタへのライトアクセス時には、当該レジスタへデー
タを書き込み、この書き込みの終了でライトアクセスを
終了させ、当該ライトアクセスの前記制御装置への報告
は割込み信号で行なう一方、前記レジスタの中に書き込
み終了ステータスを用意し、前記制御装置により書き込
み終了時に当該書き込み終了ステータスをセットし、前
記メインプロセッサが前記レジスタに書き込む場合に当
該書き込み終了ステータスをクリアし、前記制御装置の
割込み処理で当該書き込み終了ステータスを検知するこ
とで、前記Ｉ／Ｏ装置のどのアドレスへアクセスが来た
かを判定可能とすることを特徴とするものである。
アクセス方式は、Ｉ／Ｏ装置をメインプロセッサにより
レジスタアクセスで制御する場合において、前記メイン
プロセッサと前記Ｉ／Ｏ装置の制御装置との双方よりア
クセス可能な２ポートレジスタを用意し、当該レジスタ
へのリードアクセス時には、前記制御装置への報告は行
なわずに、当該レジスタよりデータを読み出し、当該レ
ジスタへのライトアクセス時には、当該レジスタへデー
タを書き込み、この書き込みの終了でライトアクセスを
終了させ、当該ライトアクセスの前記制御装置への報告
は割込み信号で行なう一方、前記レジスタの中に書き込
み終了ステータスを用意し、前記制御装置により書き込
み終了時に当該書き込み終了ステータスをセットし、前
記メインプロセッサが前記レジスタに書き込む場合に当
該書き込み終了ステータスをクリアし、前記制御装置の
割込み処理で当該書き込み終了ステータスを検知するこ
とで、前記Ｉ／Ｏ装置のどのアドレスへアクセスが来た
かを判定可能とすることを特徴とするものである。
【０００５】
【作用】本発明のＩ／Ｏレジスタアクセス方式において
は、メインプロセッサとファームウェアの両方よりアク
セスできる２ポートレジスタにより、メインプロセッサ
とファームウェアとの間でデータのやりとりを行なう。
メインプロセッサから２ポートレジスタへのリードアク
セス時にはファームウェアへの報告は行なわない。一
方、メインプロセッサから２ポートメモリへのライトア
クセス時には１レベルの割込み信号でまとめて、ファー
ムウェアに報告する。この際、２ポートレジスタの中に
書き込み終了ステータスを用意し、ファームウェアによ
り書き込み終了時に書き込み終了ステータスをセットす
る。そして、メインプロセッサがレジスタに書き込む場
合に書き込み終了ステータスをクリアする。このよう
に、ファームウェアの割込み処理で書き込み終了ステー
タスを検知することで、どのアドレスへアクセスが来た
かを判定することができる。
は、メインプロセッサとファームウェアの両方よりアク
セスできる２ポートレジスタにより、メインプロセッサ
とファームウェアとの間でデータのやりとりを行なう。
メインプロセッサから２ポートレジスタへのリードアク
セス時にはファームウェアへの報告は行なわない。一
方、メインプロセッサから２ポートメモリへのライトア
クセス時には１レベルの割込み信号でまとめて、ファー
ムウェアに報告する。この際、２ポートレジスタの中に
書き込み終了ステータスを用意し、ファームウェアによ
り書き込み終了時に書き込み終了ステータスをセットす
る。そして、メインプロセッサがレジスタに書き込む場
合に書き込み終了ステータスをクリアする。このよう
に、ファームウェアの割込み処理で書き込み終了ステー
タスを検知することで、どのアドレスへアクセスが来た
かを判定することができる。
【０００６】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のＩ／Ｏレジスタアクセス
方式の一実施例のブロック図である。図示のＩ／Ｏ装置
１０は、システムバスでメインプロセッサ２０に接続さ
れている。Ｉ／Ｏ装置１０は、ＣＰＵ１１と、２ポート
レジスタ１２と、割込み制御回路１３と、アドレスデコ
ーダ１４とから成る。ＣＰＵ１１は、ファームウェアの
実行を行なう。２ポートレジスタ１２は、メインプロセ
ッサ２０とファームウェアを実行するＣＰＵ１１の両方
からアクセスできる。
に説明する。図１は、本発明のＩ／Ｏレジスタアクセス
方式の一実施例のブロック図である。図示のＩ／Ｏ装置
１０は、システムバスでメインプロセッサ２０に接続さ
れている。Ｉ／Ｏ装置１０は、ＣＰＵ１１と、２ポート
レジスタ１２と、割込み制御回路１３と、アドレスデコ
ーダ１４とから成る。ＣＰＵ１１は、ファームウェアの
実行を行なう。２ポートレジスタ１２は、メインプロセ
ッサ２０とファームウェアを実行するＣＰＵ１１の両方
からアクセスできる。
【０００７】割込み制御回路１３は、アドレスデコーダ
１４からの割込み要求に従い、ＣＰＵ１１に割込み信号
を出力する。アドレスデコーダ１４は、メインプロセッ
サ２０から２ポートレジスタ１２へのアクセスのアドレ
スをデコードし、割込み制御回路１３へ割込み要求を出
力する。次に、上述したシステムの動作を説明する。ま
ず、メインプロセッサ２０よりレジスタをリードする場
合には、メインプロセッサ２０から要求したアドレスに
対応する２ポートレジスタ１２の該当する領域よりデー
タを返し、割込みは発生させない。Ｉ／Ｏ装置１０のフ
ァーム処理の必要のないレジスタ領域へライトする場合
には、要求したアドレスに対応する２ポートレジスタ１
２の領域へ書き込み、割込みは発生させない。
１４からの割込み要求に従い、ＣＰＵ１１に割込み信号
を出力する。アドレスデコーダ１４は、メインプロセッ
サ２０から２ポートレジスタ１２へのアクセスのアドレ
スをデコードし、割込み制御回路１３へ割込み要求を出
力する。次に、上述したシステムの動作を説明する。ま
ず、メインプロセッサ２０よりレジスタをリードする場
合には、メインプロセッサ２０から要求したアドレスに
対応する２ポートレジスタ１２の該当する領域よりデー
タを返し、割込みは発生させない。Ｉ／Ｏ装置１０のフ
ァーム処理の必要のないレジスタ領域へライトする場合
には、要求したアドレスに対応する２ポートレジスタ１
２の領域へ書き込み、割込みは発生させない。
【０００８】Ｉ／Ｏ装置１０のファーム処理の必要のあ
るレジスタへライトする場合には、要求したアドレスに
対応する２ポートレジスタ１２のレジスタへ書き込み、
更に、アドレスデコーダ１４より割込み制御回路１３へ
割込み要求を報告する。これにより、割込み制御回路１
３は、ＣＰＵ１１へ割込みを報告する。図２は、ファー
ムウェアの割込み処理を説明するフローチャートであ
る。ＣＰＵ１１は、まず、割込みの種別の判定によりど
の割込みが発生したかを読み出す（ステップＳ１）。そ
して、２ポートレジスタ１２の割込みに相当する領域の
レジスタをリードして（ステップＳ２）終了ステータス
がセットされていないレジスタを捜す（ステップＳ
３）。その後、そのレジスタの指定される機能の処理を
受け付け（ステップＳ４）、終了ステータスをセットす
る（ステップＳ５）。このとき、メインプロセッサ２０
は、処理の終了を確認する必要のあるときには、終了ス
テータスがセットされているかどうかを判定することに
より確認できる。
るレジスタへライトする場合には、要求したアドレスに
対応する２ポートレジスタ１２のレジスタへ書き込み、
更に、アドレスデコーダ１４より割込み制御回路１３へ
割込み要求を報告する。これにより、割込み制御回路１
３は、ＣＰＵ１１へ割込みを報告する。図２は、ファー
ムウェアの割込み処理を説明するフローチャートであ
る。ＣＰＵ１１は、まず、割込みの種別の判定によりど
の割込みが発生したかを読み出す（ステップＳ１）。そ
して、２ポートレジスタ１２の割込みに相当する領域の
レジスタをリードして（ステップＳ２）終了ステータス
がセットされていないレジスタを捜す（ステップＳ
３）。その後、そのレジスタの指定される機能の処理を
受け付け（ステップＳ４）、終了ステータスをセットす
る（ステップＳ５）。このとき、メインプロセッサ２０
は、処理の終了を確認する必要のあるときには、終了ス
テータスがセットされているかどうかを判定することに
より確認できる。
【０００９】図３は、ＤＭＡ転送を行なうＩ／Ｏ装置の
レジスタの割当の例を示す図である。図示のように、Ｄ
ＭＡのアドレス／転送カウント／転送モードのようなデ
ータとして使われるレジスタへの書き込みではファーム
の割込みは発生させない。また、ＤＭＡ起動／バッファ
クリア／割込みクリアなどファームの処理を要求するレ
ジスタへの書き込みについては、機能種別毎に割込みレ
ベルをまとめてファームウェアへの割込みを発生させ
る。図４は、割込みを発生させるレジスタのビットフィ
ールド例を示す図である。図示の例では、ＭＳＢに終了
フラグを配置する。そして、このフラグによりファーム
の起動、処理の終了確認ができ、制御フィールドにより
処理の種類を指定できる。
レジスタの割当の例を示す図である。図示のように、Ｄ
ＭＡのアドレス／転送カウント／転送モードのようなデ
ータとして使われるレジスタへの書き込みではファーム
の割込みは発生させない。また、ＤＭＡ起動／バッファ
クリア／割込みクリアなどファームの処理を要求するレ
ジスタへの書き込みについては、機能種別毎に割込みレ
ベルをまとめてファームウェアへの割込みを発生させ
る。図４は、割込みを発生させるレジスタのビットフィ
ールド例を示す図である。図示の例では、ＭＳＢに終了
フラグを配置する。そして、このフラグによりファーム
の起動、処理の終了確認ができ、制御フィールドにより
処理の種類を指定できる。
【００１０】尚、上述した実施例においては、ＤＭＡ制
御装置の場合について説明したが、本発明は磁気ディス
ク装置等の入出力装置及びプリンタ等の出力装置等の各
種のＩ／Ｏ装置１０にも適用できる。即ち、ＤＭＡによ
らずにプログラム制御によりメインプロセッサ２０自身
が入出力制御を行なう場合である。
御装置の場合について説明したが、本発明は磁気ディス
ク装置等の入出力装置及びプリンタ等の出力装置等の各
種のＩ／Ｏ装置１０にも適用できる。即ち、ＤＭＡによ
らずにプログラム制御によりメインプロセッサ２０自身
が入出力制御を行なう場合である。
【００１１】
【発明の効果】以上説明したように、本発明のＩ／Ｏレ
ジスタアクセス方式によれば、書き込み終了ステータス
を持つ２ポートレジスタを用意し、メインプロセッサか
らのライトアクセスは書き込み終了ステータスを使って
行ない、リードアクセスは無条件に行なうようにしたの
で、少量のハードウェアによって、Ｉ／Ｏ装置のレジス
タへのアクセスを、ＲＡＭのアクセスサイクル時間内に
終了させることができ、ファームウェアの処理中にメイ
ンプロセッサは並列に別の処理を行なうことができる。
従って、低コストでシステムの処理性能を向上させるこ
とができる。
ジスタアクセス方式によれば、書き込み終了ステータス
を持つ２ポートレジスタを用意し、メインプロセッサか
らのライトアクセスは書き込み終了ステータスを使って
行ない、リードアクセスは無条件に行なうようにしたの
で、少量のハードウェアによって、Ｉ／Ｏ装置のレジス
タへのアクセスを、ＲＡＭのアクセスサイクル時間内に
終了させることができ、ファームウェアの処理中にメイ
ンプロセッサは並列に別の処理を行なうことができる。
従って、低コストでシステムの処理性能を向上させるこ
とができる。
【図１】本発明のＩ／Ｏレジスタアクセス方式の一実施
例のブロック図である。
例のブロック図である。
【図２】ファームウェアの割込み処理を説明するフロー
チャートである。
チャートである。
【図３】Ｉ／Ｏ装置のレジスタの割当の例を示す図であ
る。
る。
【図４】レジスタのビットフィールド例を示す図であ
る。
る。
１０ Ｉ／Ｏ装置 １１ ＣＰＵ １２ ２ポートレジスタ １３ 割込み制御回路 １４ アドレスデコーダ ２０ メインプロセッサ
Claims (3)
- 【請求項１】 Ｉ／Ｏ装置をメインプロセッサによりレ
ジスタアクセスで制御する場合において、 前記メインプロセッサと前記Ｉ／Ｏ装置の制御装置との
双方よりアクセス可能な２ポートレジスタを用意し、 当該レジスタへのリードアクセス時には、前記制御装置
への報告は行なわずに、当該レジスタよりデータを読み
出し、 当該レジスタへのライトアクセス時には、当該レジスタ
へデータを書き込み、この書き込みの終了でライトアク
セスを終了させ、 当該ライトアクセスの前記制御装置への報告は割込み信
号で行なう一方、 前記レジスタの中に書き込み終了ステータスを用意し、 前記制御装置により書き込み終了時に当該書き込み終了
ステータスをセットし、前記メインプロセッサが前記レ
ジスタに書き込む場合に当該書き込み終了ステータスを
クリアし、 前記制御装置の割込み処理で当該書き込み終了ステータ
スを検知することで、前記Ｉ／Ｏ装置のどのアドレスへ
アクセスが来たかを判定可能とすることを特徴とするＩ
／Ｏレジスタアクセス方式。 - 【請求項２】 前記レジスタのアドレス領域毎に複数の
アドレスへのアクセスを１つずつの割込みレベルにまと
めて前記制御装置に報告し、前記レジスタのアクセスに
アドレス領域分の数の割込みレベルを割り当てることを
特徴とする請求項１記載のＩ／Ｏレジスタアクセス方
式。 - 【請求項３】 前記レジスタの特定のアドレス領域以外
のアドレスへのアクセスでは前記制御装置への報告は行
なわず、当該特定のアドレス領域へのアクセスでは前記
制御装置への報告を割込み信号により行なうことを特徴
とする請求項１又は２記載のＩ／Ｏレジスタアクセス方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21867592A JPH0644193A (ja) | 1992-07-24 | 1992-07-24 | Ｉ／ｏレジスタアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21867592A JPH0644193A (ja) | 1992-07-24 | 1992-07-24 | Ｉ／ｏレジスタアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644193A true JPH0644193A (ja) | 1994-02-18 |
Family
ID=16723663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21867592A Pending JPH0644193A (ja) | 1992-07-24 | 1992-07-24 | Ｉ／ｏレジスタアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644193A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008299425A (ja) * | 2007-05-29 | 2008-12-11 | Toshiba Corp | データ転送装置及びデータ転送方法 |
| JP2010117872A (ja) * | 2008-11-13 | 2010-05-27 | Sony Corp | 割込検出装置および情報処理システム |
| GB2536658A (en) * | 2015-03-24 | 2016-09-28 | Imagination Tech Ltd | Controlling data flow between processors in a processing system |
-
1992
- 1992-07-24 JP JP21867592A patent/JPH0644193A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008299425A (ja) * | 2007-05-29 | 2008-12-11 | Toshiba Corp | データ転送装置及びデータ転送方法 |
| JP2010117872A (ja) * | 2008-11-13 | 2010-05-27 | Sony Corp | 割込検出装置および情報処理システム |
| GB2536658A (en) * | 2015-03-24 | 2016-09-28 | Imagination Tech Ltd | Controlling data flow between processors in a processing system |
| GB2536658B (en) * | 2015-03-24 | 2017-03-22 | Imagination Tech Ltd | Controlling data flow between processors in a processing system |
| US10387155B2 (en) | 2015-03-24 | 2019-08-20 | Imagination Technologies Limited | Controlling register bank access between program and dedicated processors in a processing system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0332818B2 (ja) | ||
| JP2006268753A (ja) | Ｄｍａ回路及びコンピュータシステム | |
| US6349370B1 (en) | Multiple bus shared memory parallel processor and processing method | |
| US20050256998A1 (en) | Bus bridge device | |
| JPH0551933B2 (ja) | ||
| KR0145932B1 (ko) | 고속중형 컴퓨터시스템에 있어서 디엠에이제어기 | |
| JPH11184761A (ja) | リードモディファイライト制御システム | |
| JP2002278753A (ja) | データ処理システム | |
| JPH0546527A (ja) | デユアルポートメモリ回路 | |
| KR970002400B1 (ko) | 다중프로세서 인터럽트 요청기에서의 인터럽트 송신 및 완료 제어방법(Control scheme of interrupt go and done in a multiprocessor interrupt requester) | |
| JPS6031647A (ja) | デ−タ処理装置 | |
| JPH0736806A (ja) | Ｄｍａ方式 | |
| JP2752834B2 (ja) | データ転送装置 | |
| JP2954006B2 (ja) | エミュレーション装置およびエミュレーション方法 | |
| EP1193606B1 (en) | Apparatus and method for a host port interface unit in a digital signal processing unit | |
| JP2507634B2 (ja) | 情報処理装置 | |
| US20030120862A1 (en) | Controlling method of storage apparatus, and storage apparatus, disk array device, and disk controller used in the method thereof | |
| JPH02307123A (ja) | 計算機 | |
| JP3036590B2 (ja) | 外部デバイス制御回路 | |
| KR100336743B1 (ko) | 데이터처리회로 | |
| JPS6049465A (ja) | マイクロコンピユ−タ間のデ−タ転送方法 | |
| JPH06266630A (ja) | トレース機能付き入出力制御装置 | |
| JPH05257831A (ja) | 入出力処理装置 | |
| KR19990058631A (ko) | 디엠에이 콘트롤러 | |
| JPH0293971A (ja) | メモリアクセス回路 |