JPH0644709B2 - プログラマブル配線スイツチ - Google Patents
プログラマブル配線スイツチInfo
- Publication number
- JPH0644709B2 JPH0644709B2 JP63241998A JP24199888A JPH0644709B2 JP H0644709 B2 JPH0644709 B2 JP H0644709B2 JP 63241998 A JP63241998 A JP 63241998A JP 24199888 A JP24199888 A JP 24199888A JP H0644709 B2 JPH0644709 B2 JP H0644709B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wirings
- memory
- programmable
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
本発明は、複数の配線間をプログラマブルに断続させる
ためのメモリ付スイツチング手段を備えたプログラマブ
ル配線スイツチに係り、特に、ユーザが手元において任
意の論理回路を電気的にプログラム可能なプログラマブ
ル・ロジツク・デバイスに用いるのに好適な、少ないメ
モリ数で高い配線自由度を確保することが可能なプログ
ラマブル配線スイツチの改良に関するものである。
ためのメモリ付スイツチング手段を備えたプログラマブ
ル配線スイツチに係り、特に、ユーザが手元において任
意の論理回路を電気的にプログラム可能なプログラマブ
ル・ロジツク・デバイスに用いるのに好適な、少ないメ
モリ数で高い配線自由度を確保することが可能なプログ
ラマブル配線スイツチの改良に関するものである。
従来より、ユーザが手元において任意の論理回路を実現
可能に構成された集積回路であるプログラマブル・ロジ
ツク・デバイス（以下、ＰＬＤと称する）が知られてい
る。 このＰＬＤは、主に、ユーザ独自の論理を構築するため
のコンフイグラブルなプログラマブル論理要素（以下、
ＰＬＥと称する）と、該ＰＬＥの論理機能及び内部配線
の接続を決定するための回路機能定義用のメモリ・セル
と、外部回路と内部論理回路（ＰＬＥ）との間のインタ
ーフエイスを行うためのプログラマブル入出力ブロツク
（以下、ＩＯＢと称する）と、該ＩＯＢ及びＰＬＥの入
出力を希望のネツトワークに接続する配線パスを与える
ためのプログラマブルな配線と、から構成されている。 このうち前記プログラマブルな配線は、従来、例えば第
４図に示す如く、各ＰＬＥ１０（及びＩＯＢ）の行と行
の間にある、図の左右方向の配線１２、１３と、各ＰＬ
Ｅ１０（及びＩＯＢ）の列と列の間にある、図の上下方
向の配線１４、１５と、各配線１２、１３と１４、１５
の行と列の交点に配置された、隣接する列と行からの配
線を交差させるための配線間スイツチ（図の●印）１６
Ａを含むプログラマブル配線スイツチ１６と、各配線１
２、１３、１４、１５のＰＬＥ１０と対応する位置に配
設された、各ＰＬＥ１０の入出力を前記配線１２、１３
又は１４、１５に接続するための入出力スイツチ（以
下、ＩＯＳと称する）１８から構成されていた。 前記プログラマブル配線スイツチ１６は、例えば第５図
に示す如く、各配線１２、１３、１４、１５間に全て、
前記配線間スイツチ１６Ａとしてのメモリ付スイツチン
グ手段２０を設けて、そのメモリにより、各入出力端子
２２−１〜２２−ｎ（図では n＝５）、２３−１〜２３
−n 、２４−１〜２４−n 、２５−１〜２５−n の間
を、全て又は一部を断続可能とされており、これによつ
て、任意の配線を実現するようにされている。 しかしながら、従来は、各配線と各入出力端子の接続関
係が固定されており、例えば配線１２−１を、図の上方
向への配線１４、右方向への配線１３、下方向への配線
１５のいずれにも接続可能とするためには、該配線１２
−１が接続される入出力端子２２−１と、他の配線１３
〜１５が接続される全ての入出力端子の間にメモリ付ス
イツチング手段２０を設ける必要があり、その数は、配
線の増加に伴い非常に大きくなつて、ＰＬＤの低集積化
を促すと共に、トランジスタの使用効率を低下させてい
た。 例えば、配線が４×４の場合を考えると、全ての配線接
続を可能とするためには、１方向からくる１本の配線に
ついて４（個）×３（方向）＝１２個、１方向に付き配
線が４本であるので１２（個）×４（本）＝４８個、こ
れが４方向からくるので４８×４＝１９２個、重複して
いる分を除き１９２／２＝９６個のメモリが必要となつ
ていた。これが第５図に示した如く、配線が５×５の場
合には、等比級数的に増加した更に多数のメモリを必要
とする。
可能に構成された集積回路であるプログラマブル・ロジ
ツク・デバイス（以下、ＰＬＤと称する）が知られてい
る。 このＰＬＤは、主に、ユーザ独自の論理を構築するため
のコンフイグラブルなプログラマブル論理要素（以下、
ＰＬＥと称する）と、該ＰＬＥの論理機能及び内部配線
の接続を決定するための回路機能定義用のメモリ・セル
と、外部回路と内部論理回路（ＰＬＥ）との間のインタ
ーフエイスを行うためのプログラマブル入出力ブロツク
（以下、ＩＯＢと称する）と、該ＩＯＢ及びＰＬＥの入
出力を希望のネツトワークに接続する配線パスを与える
ためのプログラマブルな配線と、から構成されている。 このうち前記プログラマブルな配線は、従来、例えば第
４図に示す如く、各ＰＬＥ１０（及びＩＯＢ）の行と行
の間にある、図の左右方向の配線１２、１３と、各ＰＬ
Ｅ１０（及びＩＯＢ）の列と列の間にある、図の上下方
向の配線１４、１５と、各配線１２、１３と１４、１５
の行と列の交点に配置された、隣接する列と行からの配
線を交差させるための配線間スイツチ（図の●印）１６
Ａを含むプログラマブル配線スイツチ１６と、各配線１
２、１３、１４、１５のＰＬＥ１０と対応する位置に配
設された、各ＰＬＥ１０の入出力を前記配線１２、１３
又は１４、１５に接続するための入出力スイツチ（以
下、ＩＯＳと称する）１８から構成されていた。 前記プログラマブル配線スイツチ１６は、例えば第５図
に示す如く、各配線１２、１３、１４、１５間に全て、
前記配線間スイツチ１６Ａとしてのメモリ付スイツチン
グ手段２０を設けて、そのメモリにより、各入出力端子
２２−１〜２２−ｎ（図では n＝５）、２３−１〜２３
−n 、２４−１〜２４−n 、２５−１〜２５−n の間
を、全て又は一部を断続可能とされており、これによつ
て、任意の配線を実現するようにされている。 しかしながら、従来は、各配線と各入出力端子の接続関
係が固定されており、例えば配線１２−１を、図の上方
向への配線１４、右方向への配線１３、下方向への配線
１５のいずれにも接続可能とするためには、該配線１２
−１が接続される入出力端子２２−１と、他の配線１３
〜１５が接続される全ての入出力端子の間にメモリ付ス
イツチング手段２０を設ける必要があり、その数は、配
線の増加に伴い非常に大きくなつて、ＰＬＤの低集積化
を促すと共に、トランジスタの使用効率を低下させてい
た。 例えば、配線が４×４の場合を考えると、全ての配線接
続を可能とするためには、１方向からくる１本の配線に
ついて４（個）×３（方向）＝１２個、１方向に付き配
線が４本であるので１２（個）×４（本）＝４８個、こ
れが４方向からくるので４８×４＝１９２個、重複して
いる分を除き１９２／２＝９６個のメモリが必要となつ
ていた。これが第５図に示した如く、配線が５×５の場
合には、等比級数的に増加した更に多数のメモリを必要
とする。
本発明は、前記従来の問題点を解消するべくなされたも
ので、少ないメモリ数で、従来と同程度の配線の自由度
を確保することが可能なプログラマブル配線スイツチを
提供することを課題とする。
ので、少ないメモリ数で、従来と同程度の配線の自由度
を確保することが可能なプログラマブル配線スイツチを
提供することを課題とする。
本発明は、複数の配線間をプログラマブルに断続させる
ためのメモリ付スイツチング手段を備えたプログラマプ
ル配線スイツチにおいて、前記複数の配線と前記スイツ
チング手段の間に、配線をそのまま真直ぐ通過させると
きにオンとされる第１のパストランジスタ対と、配線を
交差させて入換えるときにオンとされる第２のパストラ
ンジスタ対と、前記第１及び第２のパストランジスタ対
のいずれか一方をオンに、他方をオフに設定するための
プログラマブルなメモリとを含み、対をなす２本の配線
を相互に入換え可能なセレクタを少くとも１つ設けるこ
とにより、前記課題を達成したものである。 又、前記セレクタを多重に配置し、４本以上の配線を、
相互に入換え可能としたものである。
ためのメモリ付スイツチング手段を備えたプログラマプ
ル配線スイツチにおいて、前記複数の配線と前記スイツ
チング手段の間に、配線をそのまま真直ぐ通過させると
きにオンとされる第１のパストランジスタ対と、配線を
交差させて入換えるときにオンとされる第２のパストラ
ンジスタ対と、前記第１及び第２のパストランジスタ対
のいずれか一方をオンに、他方をオフに設定するための
プログラマブルなメモリとを含み、対をなす２本の配線
を相互に入換え可能なセレクタを少くとも１つ設けるこ
とにより、前記課題を達成したものである。 又、前記セレクタを多重に配置し、４本以上の配線を、
相互に入換え可能としたものである。
発明者等がゲートアレイを調査したところ、プログラマ
ブル配線スイツチのメモリは使われないものが多く、実
際に使われるのは、メモリ数の数分の１程度であり、多
数のメモリが無駄になつていることが判明した。本発明
は、このような調査結果に基づいてなされたもので、配
線とスイツチング手段の間に、配線をそのまま真直ぐ通
過させるときにオンとされる第１のパストランジスタ対
と、配線を交差させて入換えるときにオンとされる第２
のパストランジスタ対と、前記第１及び第２のパストラ
ンジスタ対のいずれか一方をオンに、他方をオフに設定
するためのプログラマブルなメモリとを含み、対をなす
２本の配線を相互に入換え可能なセレクタを少くとも１
つ設け、複数の配線の入換えを可能とすることによつ
て、メモリ数を増やすことなく、従来とほぼ同程度の配
線の自由度を確保するようにしたものである。 特に、前記セレクタを多重に配置した場合には、４本以
上の配線が、相互に入換え可能となり、配線の自由度が
向上する。
ブル配線スイツチのメモリは使われないものが多く、実
際に使われるのは、メモリ数の数分の１程度であり、多
数のメモリが無駄になつていることが判明した。本発明
は、このような調査結果に基づいてなされたもので、配
線とスイツチング手段の間に、配線をそのまま真直ぐ通
過させるときにオンとされる第１のパストランジスタ対
と、配線を交差させて入換えるときにオンとされる第２
のパストランジスタ対と、前記第１及び第２のパストラ
ンジスタ対のいずれか一方をオンに、他方をオフに設定
するためのプログラマブルなメモリとを含み、対をなす
２本の配線を相互に入換え可能なセレクタを少くとも１
つ設け、複数の配線の入換えを可能とすることによつ
て、メモリ数を増やすことなく、従来とほぼ同程度の配
線の自由度を確保するようにしたものである。 特に、前記セレクタを多重に配置した場合には、４本以
上の配線が、相互に入換え可能となり、配線の自由度が
向上する。
以下、図面を参照して、本発明の実施例を詳細に説明す
る。 本実施例は、本発明を、配線が４×４の場合に適用した
もので、第１図に示す如く、各方向からくる配線につい
て、４本の配線１２−１〜４、１３−１〜４、１４−１
〜４、１５−１〜４とメモリ付スイツチング手段２０の
間に、対をなす２本の配線を相互に入換えるための各２
ビツトのセレクタ３２Ａ〜３２Ｄ、３３Ａ〜３３Ｄ、３
４Ａ〜３４Ｄ、３５Ａ〜３５Ｄをそれぞれ設け、前記メ
モリ付スイツチング手段２０のスイツチ数を少なく構成
したものである。 図において●で表わしたメモリ付スイツチング手段２０
は、実際には、第２図に示す如く、ＭＯＳトランジスタ
２０Ａと、該ＭＯＳトランジスタ２０Ａをプログラムに
よりオンオフするためのメモリ２０Ｂとから構成されて
いる。 このメモリ付スイツチング手段２０は、従来は、前出第
５図に示した如く、各配線毎に、他の方向からくる全て
の配線に接続可能なように設けられていたものである
が、本実施例においては、第１図に示した如く、端部の
配線については、斜め方向のみ、中央部の配線について
は、図の左右方向又は上下方向にのみ計１２個設けられ
ているだけであり、従来の９６個に比べて大幅に省略さ
れている。 このようにメモリ付スイツチング手段２０を省略した場
合、そのままであると、配線の自由度が大幅に低下する
ものであるが、本実施例においては、その入力側に配線
を入換えるためのセレクタを設けているので、配線の自
由度の低下が防止される。 即ち、前記セレクタは、例えば第３図に示す如く、配線
をそのまま真直ぐ通過させるときにオンとされる一対の
パストランジスタ４２と、配線を交差させて入換えると
きにオンとされる一対のパストランジスタ４４と、前記
パストランジスタ４２と４４を互いに異なる作動状態と
するためのインバータ４６と、直接、又は前記インバー
タ４６を介して前記パストランジスタ４２又は４４をオ
ンに設定するためのプログラマブルなメモリ４８とから
構成されている。 従つて、前記パストランジスタ４２をオン、パストラン
ジスタ４４をオフとした場合には、図の左右方向の配線
がそのまま直結される。一方、前記パストランジスタ４
２をオフ、パストランジスタ４４をオンとした場合に
は、図の左右方向の配線が相互に入換えられる。 このセレクタは、メモリ４８の他、４個のパストランジ
スタ及び１個のインバータが必要であるが、全部合わせ
ても、通常のメモリ２個分程度の面積で足りる。 このような２ビツトのセレクタを、実施例のように多重
（図では２重）配置しておくことによつて、任意の配線
を任意のメモリ付スイツチング手段に接続することが可
能となる。 以下、実施例の作用を説明する。 例えば、図の左方向からきた上端の配線１２−１を図の
上方向からくる左端の配線１４−１に接続したい場合に
は、セレクタ３２Ａを直通状態、セレクタ３２Ｃを交差
状態としておく。すると、メモリ付スイツチング手段２
０−１、直通状態としておいたセレクタ３４Ｃ、交差状
態としておいたセレクタ３４Ａを介して、配線１２−１
と１４−１の接続が達成される。 又、他の配線との兼合いによつては、他のルートを通つ
て配線１２−１と１４−１を接続することも可能であ
る。例えば、セレクタ３２Ａ及び３２Ｄを共に交差状態
とし、メモリ付スイツチング手段２０−２、共に直通状
態としたセレクタ３４Ｄ及び３４Ａを介して接続するこ
とも可能である。 又、図の右方向への配線１３との接続に際しても、メモ
リ付スイツチング手段２０−３及び２０−４を使つて、
同様の接続が可能である。 本実施例においては、メモリ付スイツチング手段の数を
１２個としているので、セレクタのメモリ数４×４＝１
６個と合わせて、合計２８個のメモリでよく、セレクタ
によつて面積が若干増加することを考慮しても、ほぼ従
来の１／３程度の面積で構成可能である。 又、たとえ配線の自由度が不足しても、アーキテクチヤ
を換えて、その分だけ基本ブロツクを増やして対応すれ
ばよい。この場合でも、全体としては集積度を約２倍程
度に向上することができる。 本実施例においては、メモリ付スイツチング手段の数を
１２個としているので、それぞれ２つの配線が任意のと
ころへ到達可能である。又、端部の配線には、それぞれ
２つのメモリ付スイツチング手段が接続されているの
で、分岐も可能である。なお、１つの配線のみが任意の
ところへ行けばよい場合には、メモリ付スイツチング手
段の数をもつと減らして省面積化を達成することができ
る。又、配線の自由度を高めたい場合には、逆にメモリ
付スイツチング手段の数を増加することも可能である。 前記実施例は、本発明を配線が４×４の場合に適用した
ものであるが、本発明の適用範囲はこれに限定されず、
６×６等、他の場合にも適用できる。配線の数が増加す
るほど、本発明の効果が高いことは明らかである。
る。 本実施例は、本発明を、配線が４×４の場合に適用した
もので、第１図に示す如く、各方向からくる配線につい
て、４本の配線１２−１〜４、１３−１〜４、１４−１
〜４、１５−１〜４とメモリ付スイツチング手段２０の
間に、対をなす２本の配線を相互に入換えるための各２
ビツトのセレクタ３２Ａ〜３２Ｄ、３３Ａ〜３３Ｄ、３
４Ａ〜３４Ｄ、３５Ａ〜３５Ｄをそれぞれ設け、前記メ
モリ付スイツチング手段２０のスイツチ数を少なく構成
したものである。 図において●で表わしたメモリ付スイツチング手段２０
は、実際には、第２図に示す如く、ＭＯＳトランジスタ
２０Ａと、該ＭＯＳトランジスタ２０Ａをプログラムに
よりオンオフするためのメモリ２０Ｂとから構成されて
いる。 このメモリ付スイツチング手段２０は、従来は、前出第
５図に示した如く、各配線毎に、他の方向からくる全て
の配線に接続可能なように設けられていたものである
が、本実施例においては、第１図に示した如く、端部の
配線については、斜め方向のみ、中央部の配線について
は、図の左右方向又は上下方向にのみ計１２個設けられ
ているだけであり、従来の９６個に比べて大幅に省略さ
れている。 このようにメモリ付スイツチング手段２０を省略した場
合、そのままであると、配線の自由度が大幅に低下する
ものであるが、本実施例においては、その入力側に配線
を入換えるためのセレクタを設けているので、配線の自
由度の低下が防止される。 即ち、前記セレクタは、例えば第３図に示す如く、配線
をそのまま真直ぐ通過させるときにオンとされる一対の
パストランジスタ４２と、配線を交差させて入換えると
きにオンとされる一対のパストランジスタ４４と、前記
パストランジスタ４２と４４を互いに異なる作動状態と
するためのインバータ４６と、直接、又は前記インバー
タ４６を介して前記パストランジスタ４２又は４４をオ
ンに設定するためのプログラマブルなメモリ４８とから
構成されている。 従つて、前記パストランジスタ４２をオン、パストラン
ジスタ４４をオフとした場合には、図の左右方向の配線
がそのまま直結される。一方、前記パストランジスタ４
２をオフ、パストランジスタ４４をオンとした場合に
は、図の左右方向の配線が相互に入換えられる。 このセレクタは、メモリ４８の他、４個のパストランジ
スタ及び１個のインバータが必要であるが、全部合わせ
ても、通常のメモリ２個分程度の面積で足りる。 このような２ビツトのセレクタを、実施例のように多重
（図では２重）配置しておくことによつて、任意の配線
を任意のメモリ付スイツチング手段に接続することが可
能となる。 以下、実施例の作用を説明する。 例えば、図の左方向からきた上端の配線１２−１を図の
上方向からくる左端の配線１４−１に接続したい場合に
は、セレクタ３２Ａを直通状態、セレクタ３２Ｃを交差
状態としておく。すると、メモリ付スイツチング手段２
０−１、直通状態としておいたセレクタ３４Ｃ、交差状
態としておいたセレクタ３４Ａを介して、配線１２−１
と１４−１の接続が達成される。 又、他の配線との兼合いによつては、他のルートを通つ
て配線１２−１と１４−１を接続することも可能であ
る。例えば、セレクタ３２Ａ及び３２Ｄを共に交差状態
とし、メモリ付スイツチング手段２０−２、共に直通状
態としたセレクタ３４Ｄ及び３４Ａを介して接続するこ
とも可能である。 又、図の右方向への配線１３との接続に際しても、メモ
リ付スイツチング手段２０−３及び２０−４を使つて、
同様の接続が可能である。 本実施例においては、メモリ付スイツチング手段の数を
１２個としているので、セレクタのメモリ数４×４＝１
６個と合わせて、合計２８個のメモリでよく、セレクタ
によつて面積が若干増加することを考慮しても、ほぼ従
来の１／３程度の面積で構成可能である。 又、たとえ配線の自由度が不足しても、アーキテクチヤ
を換えて、その分だけ基本ブロツクを増やして対応すれ
ばよい。この場合でも、全体としては集積度を約２倍程
度に向上することができる。 本実施例においては、メモリ付スイツチング手段の数を
１２個としているので、それぞれ２つの配線が任意のと
ころへ到達可能である。又、端部の配線には、それぞれ
２つのメモリ付スイツチング手段が接続されているの
で、分岐も可能である。なお、１つの配線のみが任意の
ところへ行けばよい場合には、メモリ付スイツチング手
段の数をもつと減らして省面積化を達成することができ
る。又、配線の自由度を高めたい場合には、逆にメモリ
付スイツチング手段の数を増加することも可能である。 前記実施例は、本発明を配線が４×４の場合に適用した
ものであるが、本発明の適用範囲はこれに限定されず、
６×６等、他の場合にも適用できる。配線の数が増加す
るほど、本発明の効果が高いことは明らかである。
第１図は、本発明に係るプログラマブル配線スイツチの
実施例の構成を示す回路図、 第２図は、前記実施例で用いられているメモリ付スイツ
チング手段の具体的な構成を示す回路図、 第３図は、同じくセレクタの具体的な回路構成を示す回
路図、 第４図は、従来のプログラム可能な配線を含むプログラ
マブル・ロジツク・デバイス（ＰＬＤ）の一例を示す回
路図、 第５図は、前記従来例で用いられているプログラマブル
配線スイツチの構成の一例を示す回路図である。 １２、１３、１４、１５……配線、 １６……プログラマブル配線スイツチ、 ２０、２０−１〜２０−４……メモリ付スイツチング手
段、 ２０Ａ……ＭＯＳトランジスタ、 ２０Ｂ……メモリ、 ３２Ａ〜３２Ｄ、３３Ａ〜３３Ｄ、３４Ａ〜３４Ｄ、３
５Ａ〜３５Ｄ……セレクタ、４２、４４……パストラン
ジスタ対、 ４８……メモリ。
実施例の構成を示す回路図、 第２図は、前記実施例で用いられているメモリ付スイツ
チング手段の具体的な構成を示す回路図、 第３図は、同じくセレクタの具体的な回路構成を示す回
路図、 第４図は、従来のプログラム可能な配線を含むプログラ
マブル・ロジツク・デバイス（ＰＬＤ）の一例を示す回
路図、 第５図は、前記従来例で用いられているプログラマブル
配線スイツチの構成の一例を示す回路図である。 １２、１３、１４、１５……配線、 １６……プログラマブル配線スイツチ、 ２０、２０−１〜２０−４……メモリ付スイツチング手
段、 ２０Ａ……ＭＯＳトランジスタ、 ２０Ｂ……メモリ、 ３２Ａ〜３２Ｄ、３３Ａ〜３３Ｄ、３４Ａ〜３４Ｄ、３
５Ａ〜３５Ｄ……セレクタ、４２、４４……パストラン
ジスタ対、 ４８……メモリ。
Claims (2)
- 【請求項１】複数の配線間をプログラマブルに断続させ
るためのメモリ付スイツチング手段を備えたプログラマ
ブル配線スイツチにおいて、 前記複数の配線と前記スイツチング手段の間に、 配線をそのまま真直ぐ通過させるときにオンとされる第
１のパストランジスタ対と、配線を交差させて入換える
ときにオンとされる第２のパストランジスタ対と、前記
第１及び第２のパストランジスタ対のいずれか一方をオ
ンに、他方をオフに設定するためのプログラマブルなメ
モリとを含み、対をなす２本の配線を相互に入換え可能
なセレクタを少くとも１つ設けたことを特徴とするプロ
グラマブル配線スイツチ。 - 【請求項２】請求項１において、前記セレクタが多重に
配設され、４本以上の配線が、相互に入換え可能とされ
ていることを特徴とするプログラマブル配線スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241998A JPH0644709B2 (ja) | 1988-09-27 | 1988-09-27 | プログラマブル配線スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241998A JPH0644709B2 (ja) | 1988-09-27 | 1988-09-27 | プログラマブル配線スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290719A JPH0290719A (ja) | 1990-03-30 |
| JPH0644709B2 true JPH0644709B2 (ja) | 1994-06-08 |
Family
ID=17082732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241998A Expired - Fee Related JPH0644709B2 (ja) | 1988-09-27 | 1988-09-27 | プログラマブル配線スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644709B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8530778B2 (en) | 2007-01-24 | 2013-09-10 | Alexander Binzel Schweisstechnik Gmbh & Co. Kg | Arrangement and method for blanket gas supply control for an electrical welding apparatus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754430A (ja) * | 1980-09-17 | 1982-03-31 | Nec Corp | Shusekikairo |
| JPS6349831A (ja) * | 1986-08-19 | 1988-03-02 | Matsushita Electric Ind Co Ltd | 電子装置 |
-
1988
- 1988-09-27 JP JP63241998A patent/JPH0644709B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0290719A (ja) | 1990-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5594363A (en) | Logic cell and routing architecture in a field programmable gate array | |
| US5255203A (en) | Interconnect structure for programmable logic device | |
| US5815004A (en) | Multi-buffered configurable logic block output lines in a field programmable gate array | |
| US5327023A (en) | Programmable logic device | |
| US4772811A (en) | Programmable logic device | |
| US7154299B2 (en) | Architecture for programmable logic device | |
| US6798239B2 (en) | Programmable gate array having interconnecting logic to support embedded fixed logic circuitry | |
| EP0360540B1 (en) | Programmable logic device | |
| JP3434292B2 (ja) | プログラマブル論理セル及びその配列体 | |
| US5483178A (en) | Programmable logic device with logic block outputs coupled to adjacent logic block output multiplexers | |
| EP0317287B1 (en) | Programmable logic device | |
| JP3727065B2 (ja) | スケーリング可能な多重レベル相互接続アーキテクチャ | |
| EP1134896A2 (en) | Programmable logic array integrated circuits | |
| US6414514B1 (en) | Logic device architecture and method of operation | |
| JP2600304B2 (ja) | 半導体記憶装置とこれを用いたデータパス | |
| EP0271492A1 (en) | A data processing device | |
| JPH06510403A (ja) | ロジックブロックのためのプログラマブル相互接続構造 | |
| US6268743B1 (en) | Block symmetrization in a field programmable gate array | |
| JPH0644709B2 (ja) | プログラマブル配線スイツチ | |
| US7385421B2 (en) | Block symmetrization in a field programmable gate array | |
| US6653861B1 (en) | Multi-level routing structure for a programmable interconnect circuit | |
| US6104207A (en) | Programmable logic device | |
| CN101627541B (zh) | 可配置电路以及配置方法 | |
| JP3070622B2 (ja) | プログラマブル論理素子 | |
| JPH04183114A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |