JPH0644749B2 - デ−タ送受信装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の利用分野］ 本発明はデータ送受信装置に関し、更に詳しくは、他の
通信装置と複数のチャネルを介して接続され、各チャネ
ルのデータについて誤り検出あるいは誤り訂正を必要と
するようなデータ送受信装置に関する。

［発明の背景］ 一般に伝送路を介してデータ伝送する通信システムにお
いては、伝送路上で発生したビット誤りを検出し、必要
に応じて誤りビットを訂正できるようにするために、各
送信データに冗長ビットを付加している。すなわち、デ
ータ送信側の装置が送信データに冗長ビットを付加し、
受信側の装置が、受信データに付加された冗長ビットと
自らが受信データに関して生成した冗長データとを用い
て受信データの誤り検出もしくは誤り訂正を行うように
している。

然るに、複数のチャネルを有する従来の通信システムに
おいては、各チャネル毎に上述した冗長ビットによる誤
り検出／訂正機能を必要とし、複数チャネルのデータ送
受信を１つの装置でサポートする場合、従来は、各チャ
ネル毎に冗長ビットの発生およびチェックのためのハー
ドウェアを配置する構成としていたため、データ送受信
装置のハードウェア規模が大型化するという欠点があっ
た。

第３図は、このような複数チャネルのデータ送受信を１
つのデータ送受信装置でサポートするシステムの１例と
して示した電話交換システムの全体構成を示す。

第３図において、電話機３０７（３０７−１−１〜３０
７−Ｎ−Ｍ）は、中継装置３０６（３０６−１〜３０６
−Ｎ）を介してスイッチ３０１に接続され、上記スイッ
チ３０１による交換機能によって、任意の電話機間の通
信が行われる。各中継装置３０６は、データ送受信装置
を内蔵しており、それぞれ接続線３０５（３０５−１〜
３０５−Ｎ）を介してスイッチと接続され、電話機から
の音声情報をこれらの接続線３０５に多重化する。上記
接続線３０５には、電話機の音声情報と共にダイヤル信
号等の制御情報も多重される。

電話機間の接続制御は、スイッチ３０１の制御プロセッ
サ３０２が、発呼時にダイヤル信号を受信し、これを解
釈して制御線３０４を介してスイッチを制御することに
よって行われる。発信元電話機からのダイヤル信号は、
中継装置３０６で受信され、ディジタルの制御信号とし
てスイッチ３０１に入力される。

上記制御信号（ダイヤル信号）は、スイッチ３０１から
接続線１１６〜１１８および１１９〜１２１、データ送
受信装置３０３、バス１１４、１１５を介して制御プロ
セッサ３０２に伝送される。制御プロセッサ３０２は、
複数の電話機からの接続要求を処理するために、データ
送受信装置３０３を介して、複数の伝送チャネルとデー
タの送受信を行う。この場合、データ送受信装置３０３
において、前述したハードウエアの大型化の問題が発生
する。

此の種の電話交換システムにおいて、データは可変長の
パケットを単位として送受信され、各パケットはヘッダ
部とデータ部とからなり、ヘッダ部にはパケット長を示
す情報が設定してある。従って、データの受信側装置で
は、ヘッダ部に示されたパケット長を記憶すると共に、
受信データのバイト長をカウントすることによって、パ
ケットの終わりを検知することができる。また、各パケ
ットの最後尾には、誤り検出のためのＣＲＣ（サイクリ
ック・リダンダンシ・チェック）コードが付加してあ
り、このＣＲＣを利用して各受信パケット内でのデータ
伝送誤りを検出することができる。データ誤りが所定の
ビット数以内の場合は、自動的に訂正することができ、
パケットに訂正不能な誤りが発生した場合には、発信元
装置に対して同一のデータの再送が要求される。

［発明の目的］ 本発明の目的は、複数のチャネルを介して他の装置と接
続でき、データ誤りの検出あるいは訂正のための冗長ビ
ット処理のためのハードウェア構成を簡易化できるデー
タ送受信装置を提供することである。

［発明の概要］ 本発明では、上記目的を達成するため、誤り検出あるい
は誤り訂正のための冗長ビット処理を上位装置がバッフ
ァメモリ手段に送受信データを読み書きする際に行うこ
とにより、冗長ビット処理のための手段を複数のチャネ
ルに共用化し、ハードウエアを簡単化したことを特徴と
する。

更に具体的に述べると、本発明のデータ送受信装置は、
データ伝送のための複数のチャネルと、誤り検出と誤り
訂正のための冗長ビットが付加された送受信データを一
時的に蓄えるためのバッファメモリと、上記複数のチャ
ネルと上記バッファメモリとの間で送受信データの転送
制御を行うための制御手段とからなり、上記バッファメ
モリとこれをアクセスする上位装置との間に冗長ビット
処理手段を有し、上位装置によって上記バッファメモリ
から読み出された全てのチャネルの受信データに対し
て、上記冗長ビット処理手段が、各受信データに付加さ
れている冗長ビットと自ら生成した冗長ビットとに基づ
く誤り検出と誤り訂正を行なうことを特徴とする。

上記冗長ビット処理手段の備える冗長ビット生成機能を
利用し、同一の冗長ビット処理手段で、上位装置がバッ
ファメモリに書き込む全てのチャネルの送信データに対
して、各データに付加すべき誤り検出と誤り訂正のため
の冗長ビットを生成するようにしてもよい。

［発明の実施例］ 以下、本発明のデータ送受信装置の１実施例を第１図を
参照して説明する。ここに示すデータ送受信装置は、例
えば、図３に示したデータ送受信装置３０３に該当し、
データバス１１４、１１５を介して外部装置（上位制御
プロセッサ３０２）と接続され、複数の入出力チャネル
（信号線）１１６〜１１８、１１９〜１２１を介して他
の装置（スイッチ３０１）と接続されている。

第１図において、１０１〜１０３は各入力チャネル１１
６〜１１８から入力されたシリアルデータをパラレルデ
ータに変換して出力するための入力シフトレジスタ、１
０９〜１１１はパラレルデータをシリアルデータに変換
して各出力チャネル１１９〜１２１に出力するための出
力シフトレジスタ、１０４は上記入力シフトレジスタの
出力の１つを選択するためのセレクタ、１０５は各入力
チャネルからの入力データ（パケット）を一時的に記憶
するためのバッファメモリ、１０６はデータ送受信装置
の動作を制御する制御装置、１０７は、誤り検出および
訂正用の冗長ビット処理を行う冗長ビット発生／検出回
路、１０８は外部装置（上位の制御プロセッサ３０２）
との間のインターフェース回路、１１２は内部アドレス
バス、１１３は内部データバス、１１４と１１５はそれ
ぞれ上位制御プロセッサ３０２に接続するための外部ア
ドレスバスおよび外部データバスである。なお、図にお
いて、太線で示した信号線は、複数ビットのデータが並
列に伝送されることを示す。

この実施例において、各チャネル１１６〜１１８、１１
９〜１２１の入出力データは、それぞれ可変長のパケッ
トであり、外部装置（上位制御プロセッサ３０２）とデ
ータ送受信装置との間では、データバス１１５を介して
１バイト単位でデータが送受される。

各入力チャネル１１６〜１１８には、例えば、図３に示
した中継装置３０６−１〜３０６−Ｎからのデータ（パ
ケット）が受信され、その一部が順次に８ビットのシフ
トレジスタ１０１〜１０３に入力され、各シフトレジス
タの出力データが１バイト単位でセレクタ１０４によっ
て順次選択され、制御装置１０６に入力される。

制御装置１０６は、入出力チャネルと外部装置（上位制
御プロセッサ３０２）との間のデータの送受信を管理す
る制御装置１０６と上位制御プロセッサ３０２との間の
データの送受信はバッファメモリ１０５を介して行われ
る。例えば、セレクタ１０４からの受信データをバッフ
ァメモリ１０５に格納すると共に、制御プロセッサ３０
２がバッファメモリ１０５に書き込んだ中継装置３０６
−１〜３０６−Ｎ宛の送信データをバッファメモリ１０
５から読み出し、出力バスを介して何れかの出力シフト
レジスタ１０９〜１１１に供給する。出力シフトレジス
タの指定は、出力バスの１部をなすアドレスバス上にレ
ジスタアドレスを与えることによって行う。各シフトレ
ジスタ１０９〜１１１は、制御装置１０６から供給され
た送信データを取り込み、これを並直列変換し、対応す
る出力チャネル１１９〜１２１に出力する。

上記バッファメモリ１０５には、各入出力チャネルと対
応して、上述した送受信データ（パケット）を記憶する
ためのデータ領域と、未処理の送受信データの有無を示
すためのフラグ領域とが用意されている。制御装置１０
６は、入力チャネルからの１パケット分のデータをバッ
ファメモリ１０５のデータ領域に書き込んだ時、該入力
チャネルと対応するフラグ領域のビットを「１」状態に
する。

上位制御プロセッサ３０２は、バッファメモリ１０５の
入力チャネルフラグ領域を定期的にチェックし、ビット
が「１」になっていれば、該当チャネルのデータ領域か
らパケットデータを読み出し、上記ビットを「０」状態
に戻す。逆に、上位制御プロセッサ３０２からの送信デ
ータをバッファメモリ１０５のデータ領域に書き込んだ
場合、上位制御プロセッサ３０２が該当する出力チャネ
ルのフラグ領域のビットを「１」状態にする。

制御装置１０６は、バッファメモリ１０５の出力チャネ
ルフラグ領域を定期的にチェックし、ビットが「１」に
なっていれば、該当チャネルのデータ領域からパケット
データを読み出し、出力バスを介して上記チャネルと対
応する出力シフトレジスタに供給した後、上記ビットの
状態を「０」に戻す。

外部装置（上位制御プロセッサ３０２）は、外部アドレ
スバス１１４と外部データバス１１５、インタフェース
回路１０８、内部アドレスバス１１２と内部データバス
１１３を介して、上述したバッファメモリ１０５へのフ
ラグビットおよび送信データの書き込みと受信データお
よびフラグビットの読み出しを行う。受信データは、制
御装置１０６によってバッファメモリ１０５に１パケッ
ト分のデータが格納完了した後、制御プロセッサ３０２
によってバッファメモリ１０５から読み出される。ま
た、送信データは、制御プロセッサ３０２からバッファ
メモリ１０５への１パケット分のデータ書き込みが完了
した後、制御装置１０６によって出力レジスタに読み出
される。

本発明では、誤り検出、訂正用の冗長ビット発生／チェ
ック回路１０７が、上記バッファメモリ１０５とインタ
ーフェース回路１０８との間に配置され、外部装置（上
位制御プロセッサ３０２）がバッファメモリ１０５から
受信データを読み出した時、冗長ビットのチェック動作
が行なわれ、バッファメモリ１０５に送信データを書き
込む時、冗長ビットの生成動作が行われるようになって
いる。

第２図は第１図に示した誤り検出、訂正用冗長ビット発
生／チェック回路１０７の一実施例を示す。ここでは、
誤り検出用の冗長ビットとしてＣＲＣを用い、ＣＲＣの
発生回路とＣＲＣのチェック回路とを兼用させた構成に
ついて示している。

第２図において、１１２は内部アドレスバス、１１３は
内部データバス、２０１はＣＲＣ発生／検査回路、２０
２と２１０はセレクタ、２０４と２０５はシフトレジス
タ、２０３と２０６はそれぞれ上記シフトレジスタ２０
４と２０５の内容を内部データバス１１３に出力するた
めのトライステート出力バスバッファを示す。また、２
０７は、この冗長ビット発生／チェック回路のための制
御回路、２０８と２０９は第１図に示したインタフェー
ス回路１０８に接続されるデータバスおよびアドレスバ
スである。

外部装置（上位制御プロセッサ３０２）から中継装置３
０６宛の送信データをバッファメモリ１０５に書き込む
場合、送信データは一旦シフトレジスタ２０４に格納さ
れる。上記シフトレジスタ２０４の内容は、セレクタ２
０２を介してシリアルにＣＲＣ発生／検査回路２０１に
供給され、送信データと対応するＣＲＣコードが計算さ
れる。ＣＲＣ発生／検査回路２０１に供給された送信デ
ータは、セレクタ２１０を介して再度シフトレジスタ２
０４に格納される。

ＣＲＣコードの計算が終了した時点で、上記シフトレジ
スタ２０４には上位制御プロセッサからの送信データが
再び格納されており、この送信データは、次にトライス
テートバッファ２０３と、内部データバス１１３を介し
てバッファメモリ１０５に書き込まれる。

以上の動作が１バイト単位で複数回繰り返され、１パケ
ット分の送信データのバッファメモリ１０５への書き込
みが終了する時点で、ＣＲＣ発生／制御回路２０１に該
パケットに対するＣＲＣコードが計算済となる。従っ
て、送信データの最後の１バイトのＣＲＣ計算が完了し
た後の所定にタイミングで、セレクタ２１０を切り替え
てＣＲＣコードをシフトレジスタ２０４に入力し、これ
をデータバス１１３を介してバッファメモリ１０５に書
き込む。

一方、各入力チャネル１１６〜１１８から入力された受
信データ（中継装置３０６から上位制御プロセッサ３０
２への受信データ）は、バッファ１０５から読み出さ
れ、内部データバス１１３を介してシフトレジスタ２０
５に一旦格納された後、セレクタ２０２を介してＣＲＣ
発生／チェック回路２０１にシリアルに入力され、ＣＲ
Ｃコードが計算される。

ＣＲＣの計算を終えた受信データは、出力バスバッファ
２０６を介して制御回路２０７に供給され、順次にデー
タバス２０８に出力される。制御回路２０７は、データ
バス２０８を介して上位制御プロセッサ３０２に送信し
たデータのバイト長をカウントすることによって、受信
データ（パケット）の最後のバイトを検出し、これに付
加されているＣＲＣコードがＣＲＣチェック回路２０１
に入力された時点で、ＣＲＣのチェック結果をシフトレ
ジスタ２０５を介して取り込む。従って、上位制御プロ
セッサは、上記ＣＲＣのチェック結果をデータバス２０
８を介してアクセスすることにより、伝送誤りを知るこ
とができる。

［発明の効果］ 以上説明したように、本発明のデータ送受信装置では、
誤り検出、訂正用の冗長ビット処理回路を複数のチャネ
ルに共用するようにしたことによって、これを各チャネ
ル毎に設けた従来の装置構成に比較して、ハードウェア
量を大幅に削減することが可能となる。

【図面の簡単な説明】

第１図は本発明によるデータ送受信装置の要部構成の一
実施例を示すブロック図、第２図は第１図における冗長
ビットの発生／チェック回路の詳細な構成を示す図、第
３図は本発明のデータ送受信装置の適用システムの１例
となる電話交換システムの構成を示す図である。 （符号の説明） １０１〜１０３、１０９〜１１１……シフトレジスタ、
１０４……セレクタ、１０５……バッファメモリ、１０
６……データ送受信装置の制御装置、１０７……誤り検
出、訂正用の冗長ビット発生／検査回路、１０８……外
部装置（上位制御装置）とのインターフェース回路、１
１２……内部アドレスバス、１１３……内部データバ
ス、１１４……外部アドレスバス、１１５……外部デー
タバス、２０１……ＣＲＣ発生／検査回路、２０２、２
１０……セレクタ、２０４〜２０５……シフトレジス
タ、２０３、２０６……トライステートバッファ、２０
７……ＣＲＣ発生／検査回路の制御回路、２０８……デ
ータバス、２０９……アドレスバス、３０１……交換ス
イッチ、３０２……制御プロセッサ（外部装置）、３０
３……データ送受信装置、３０４……スイッチ制御信号
線、３０５……接続線、１１６〜１１８、１１９〜１２
１……チャネル、３０６……中継装置、３０７……電話
機、１１４……外部アドレスバス、１１５……外部デー
タバス

Claims (2)

【特許請求の範囲】
1. 【請求項１】データ伝送のための複数のチャネル（１１
   ６〜１１８、１１９〜１２１）と、誤り検出と誤り訂正
   のための冗長ビットが付加された送受信データを一時的
   に蓄えるためのバッファメモリ手段（１０５）と、上記
   複数のチャネルと上記バッファメモリ手段との間で送受
   信データの転送制御を行うための制御手段（１０６）と
   からなり、上記バッファメモリ手段をアクセスする上位
   装置（３０２）に接続されるデータ送受信装置におい
   て、 上記バッファメモリ手段（１０５）と上位装置（３０
   ２）との間に冗長ビット処理手段（１０７）を有し、上
   位装置によって上記バッファメモリ手段から読み出され
   た全てのチャネルの受信データに対して、上記冗長ビッ
   ト処理手段が、各受信データに付加されている冗長ビッ
   トと自ら生成した冗長ビットとに基づく誤り検出と誤り
   訂正を行なうことを特徴とするデータ送受信装置。
2. 【請求項２】前記冗長ビット処理手段が、上位装置が前
   記バッファメモリに書き込む全てのチャネルの送信デー
   タに対して、各データに付加すべき誤り検出と誤り訂正
   のための冗長ビットを生成することを特徴とする第１項
   に記載のデータ送受信装置。