JPH0645274A - 集積回路においてコンタクトビアを製造する方法 - Google Patents

集積回路においてコンタクトビアを製造する方法

Info

Publication number
JPH0645274A
JPH0645274A JP5039155A JP3915593A JPH0645274A JP H0645274 A JPH0645274 A JP H0645274A JP 5039155 A JP5039155 A JP 5039155A JP 3915593 A JP3915593 A JP 3915593A JP H0645274 A JPH0645274 A JP H0645274A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
forming
integrated circuit
contact via
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5039155A
Other languages
English (en)
Other versions
JP3517426B2 (ja
Inventor
Kuei-Wu Huang
ファン クウェイ−ウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of JPH0645274A publication Critical patent/JPH0645274A/ja
Application granted granted Critical
Publication of JP3517426B2 publication Critical patent/JP3517426B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 近くに平坦化物質を有することのないコンタ
クトビアを集積回路において形成する方法が提供され
る。 【構成】 第二マイス層における開口の寸法が第一マス
ク層における開口の寸法よりも小さく設定されており、
従って集積回路の上表面を平坦化するために使用された
平坦化物質が、最終的に形成されるコンタクトビアの壁
面上に露出されることがない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略集積回路の製造技
術に関するものであって、更に詳細には、集積回路にお
いてコンタクトビアを形成する方法及びその結果得られ
る構成体に関するものである。
【０００２】
【従来の技術】集積回路における部品の密度即ち集積度
を増加させることにより、マルチレベル即ち多層の金属
相互接続体及びそれらの層の間のコンタクトを形成する
ことが必要となっている。金属相互接続体の夫々の層及
びコンタクトの一体性を維持するために、各金属相互接
続層の間に絶縁層を形成せねばならない。しかしなが
ら、複数個の層を形成する場合には、装置の表面上に丘
や谷等の凹凸が形成される。当業者により理解される如
く、凹凸のある地形上を交差する場合に一定の断面積を
維持するために上側の相互接続層を設けることは困難で
ある。従って、金属相互接続線が部分的により高い電流
密度を有したり又はボイドを有することとなる。これら
の欠陥は、エレクトロマイグレーション又はその他の関
連した装置の欠陥メカニズムを発生させる場合がある。
【０００３】集積回路の表面を平坦化させるために製造
プロセス期間中に種々の技術が使用される。その一つの
方法では、絶縁層の上にスピンオンガラス層を付着形成
させる。次いで、このスピンオンガラスをエッチバック
し、従ってスピンオンガラスの一部が絶縁層の低い地形
的領域に残存する。このことは集積回路の表面を平坦化
させる。しかしながら、金属相互接続線の間にコンタク
トビア即ち接触貫通孔を形成する場合に問題が発生す
る。コンタクトビア内にメタルコンタクト即ち金属接触
部を形成する場合に、スピンオンガラスがメタルコンタ
クトを汚染する場合がある。このことはステップカバレ
ッジ即ち段差被覆の問題を発生したり、又コンタクトの
固有抵抗を増加させたりする場合がある。
【０００４】
【発明が解決しようとする課題】従って、内部に平坦化
物質を有することのない集積回路においてコンタクトビ
アを製造する方法を提供することが望ましい。又、この
ような方法が製造プロセスを著しく複雑化させるもので
ないことが望ましい。
【０００５】
【課題を解決するための手段】本発明によれば、平坦化
物質を内部に有することのない集積回路におけるコンタ
クトビアを形成する方法が提供される。第一絶縁層を集
積回路上に付着形成した後に、第一絶縁層上に平坦化層
を付着形成する。この平坦化層をエッチバックし且つ平
坦化層の一部が第一絶縁層の低い地形的領域に残存して
集積回路の表面を平坦化させる。次いで集積回路の表面
上に第一マスク層を形成する。第一マスク層に形成した
開口は、形成すべきコンタクトビアの寸法よりも一層大
きな寸法を有している。第一絶縁層を部分的にエッチン
グし、従ってコンタクトビアの位置近くの平坦化層の一
部を除去する。次いで、第一マスク層を除去し、且つ第
二絶縁層を集積回路上に付着形成させる。形成すべきコ
ンタクトビアの位置を画定する開口を持った第二マスク
層を第二絶縁層上に形成する。第二絶縁層における開口
の寸法は第一マスク層における開口の寸法よりも一層小
さい。次いで、これらの第一および第二絶縁層を貫通し
てコンタクトビアを形成する。
【０００６】
【実施例】以下に説明する処理ステップ及び構成は、集
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、当該技術分野において現在使用されて
いる集積回路製造技術に関連して実施することが可能な
ものであり、従って本発明の重要な特徴を理解するのに
必要な処理ステップについて重点的に説明する。更に、
添付の図面は、本発明方法の製造過程における集積回路
の断面を示しているが、それらの断面は本発明の重要な
特徴をよりよく示すために適宜拡縮して示してある。
【０００７】図１を参照すると、集積回路における下側
に存在する領域１０の上に導電性要素１２，１４を形成
する。下側に存在する領域１０は半導体基板とするか又
は層間絶縁層のいずれかとすることが可能である。導電
性要素は、好適には、金属相互接続信号線であるが、又
多結晶シリコン相互接続信号線とすることも可能であ
る。次いで、集積回路上に第一絶縁層１６を付着形成
し、次いで平坦化層１８を形成する。第一絶縁層１６
は、好適には、酸化物から形成し、且つ平坦化層１８
は、好適には、スピンオンガラスから形成する。しかし
ながら、その他の絶縁性物質及び平坦化物質を使用する
ことも可能である。
【０００８】図２は異方性エッチングを行なって第一絶
縁層１６の低い地形的領域内に平坦化層１８の一部を残
存させた状態の後の集積回路を示している。当該技術分
野において公知の如く、これにより、集積回路の表面が
平坦化される。
【０００９】図３を参照すると、当該技術分野において
公知の技術を使用して、集積回路の表面上に第一マスク
層２０を付着形成し且つパターン形成する。第一マスク
層２０は、典型的に、ホトレジストマスクである。第一
マスク層２０における開口２２，２４は、後に形成すべ
きコンタクトビア即ち接触貫通孔よりも一層大きく形成
する。
【００１０】マスク層２０における開口２２，２４の寸
法を一層大きくすることの目的は図４に示してある。開
口２２，２４内に露出される第一絶縁層１６の部分は途
中まで異方性エッチングが行なわれる。形成すべきコン
タクトビア近くに位置されている平坦化層１８の部分も
除去される。このことが行なわれるのは、コンタクトビ
アが形成される場合に、コンタクトを汚染するような平
坦化用の物質が近くに存在しなくなるためである。
【００１１】図５を参照すると、第一マスク層２０を除
去し且つ集積回路上に第二絶縁層２６を付着形成する。
第二絶縁層２６は、好適には、酸化物から構成するが、
その他の絶縁性物質から形成することも可能である。
【００１２】図６は、第二絶縁層２６上に第二マスク層
２８を付着形成した後の集積回路を示している。形成す
べきコンタクトビアの位置を画定する開口３０，３２を
形成するために、当該技術分野において公知の技術を使
用してマスク層２８をパターン形成する。マスク層２８
は、典型的には、ホトレジストマスクである。開口３
０，３２の寸法は、第一マスク層２０に形成される開口
２２，２４よりも一層小さい。
【００１３】図７を参照すると、導電性要素１２，１４
を露出させるために、第一及び第二絶縁層１６，２６を
貫通して異方性エッチングを実施することによりコンタ
クトビア３４，３６を形成する。次いで、第二マスク層
２８を除去する。
【００１４】理解される如く、平坦化層１８における平
坦化物質はコンタクトビア３４，３６内に露出されるこ
とはない。コンタクトビア３４，３６は第一及び第二絶
縁層１６，２６内の物質により取囲まれている。当業者
により理解される如く、このことは、平坦化物質がコン
タクトビア３４，３６内に移動し、コンタクト用に使用
される金属を汚染したり又は製造プロセスの後の段階に
おいてステップカバレッジ即ち段差被覆の問題を発生し
たりすることを防止している。
【００１５】図８を参照すると、第二絶縁層２６の一部
の上に導電層３８を付着形成し且つパターン形成し、且
つそれはコンタクトビア３４，３６内に延在して導電性
要素１２，１４と電気的接触を形成する。導電層３８
は、好適には、アルミニウムから形成するが、その他の
導電性物質を使用することも可能である。これにより、
本集積回路は爾後の処理ステップを行なう準備がなされ
る。
【００１６】上述した説明から明らかな如く、本発明
は、側壁に沿って高度にドープした平坦化物質が存在す
ることがないコンタクトビアを形成する方法を提供して
いる。このことは、平坦化物質がガス放出を行なったり
又はコンタクトを汚染したり又は製造プロセスにおける
後の段階においてステップカバレッジ即ち段差被覆の問
題を発生したりすることを防止している。更に、本発明
は、製造プロセスの複雑性を著しく増加させるようなも
のではない。
【００１７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図２】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図３】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図４】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図５】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図６】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図７】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【図８】 本発明の一実施例に基づいて集積回路におい
てコンタクトビアを形成する方法の一段階における状態
を示した概略断面図。
【符号の説明】 １０ 下側に存在する領域 １２，１４ 導電性要素 １６ 第一絶縁層 １８ 平坦化層 ２０ 第一マスク層 ２２，２４ 開口 ２６ 第二絶縁層 ２８ 第二マスク層 ３０，３２ 開口 ３４，３６ コンタクトビア

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 集積回路においてコンタクトビアを形成
    する方法において、 集積回路における下側に存在する領域の上に上表面上に
    平坦化物質を包含する第一絶縁層を形成し、 コンタクトビアを形成すべき位置において前記第一絶縁
    層内に部分的にエッチングを行ない、その場合に前記第
    一絶縁層は前記平坦化物質を除去するのに充分な深さに
    エッチングし、 前記集積回路上に第二絶縁層を形成し、 前記下側に存在する領域の一部を露出させるために前記
    第一及び第二絶縁層を貫通してコンタクトビアを形成す
    る、 上記各ステップを有することを特徴とする方法。
  2. 【請求項２】 請求項１において、更に、前記第二絶縁
    層の一部の上に導電層を付着形成すると共にパターン形
    成し、その場合に前記導電層が前記コンタクトビア内に
    延在して前記下側に存在する領域の一部と電気的接触を
    形成することを特徴とする方法。
  3. 【請求項３】 請求項１において、前記平坦化物質を包
    含する第一絶縁層を形成するステップが、 前記集積回路上に酸化物層を付着形成し、 前記酸化物層上にスピンオンガラス層を付着形成し、 前記スピンオンガラスを異方性エッチングする、 上記各ステップを有することを特徴とする方法。
  4. 【請求項４】 請求項１において、前記第一絶縁層内に
    部分的にエッチングするステップが前記層を異方性エッ
    チングすることを特徴とする方法。
  5. 【請求項５】 請求項１において、前記第二絶縁層を形
    成するステップが、前記集積回路上に酸化物層を付着形
    成することを特徴とする方法。
  6. 【請求項６】 請求項１において、前記コンタクトビア
    を形成するステップが、前記第一及び第二絶縁層を貫通
    して異方性エッチングを行うことを特徴とする方法。
  7. 【請求項７】 請求項１において、前記下側に存在する
    領域が半導体基板上に形成された相互接続層を有するこ
    とを特徴とする方法。
  8. 【請求項８】 請求項７において、前記相互接続層が金
    属相互接続体を有することを特徴とする方法。
  9. 【請求項９】 集積回路においてコンタクトビアを形成
    する方法において、 集積回路における下側に存在する領域の上に導電性要素
    を形成し、 前記集積回路上に第一絶縁層を形成し、 前記第一絶縁層上に平坦化層を形成し、前記集積回路上
    に第一マスク層を形成し、 前記第一マスク層をパターン形成して開口を画定し、そ
    の場合に前記開口の寸法は形成すべきコンタクトビアの
    寸法よりも大きく、 前記開口内の前記平坦化層の残存部分及び前記第一絶縁
    層の一部を除去し、 前記第一マスク層を除去し、 前記集積回路上に第二絶縁層を形成し、 前記第二絶縁層上に第二マスク層を形成し、 前記第二マスク層をパターン形成して形成すべきコンタ
    クトビアの位置を画定する開口を形成し、その場合に前
    記第二マスク層における開口の寸法は前記第一マスク層
    に形成した開口の寸法よりも小さく、 前記第一及び第二絶縁層を貫通してコンタクトビアを形
    成し前記導電性要素の一部を露出させる、上記各ステッ
    プを有することを特徴とする方法。
  10. 【請求項１０】 請求項９において、前記下側に存在す
    る領域上に導電性要素を形成するステップが、金属層を
    付着形成し且つそれをパターン形成して金属相互接続体
    を画定することを特徴とする方法。
  11. 【請求項１１】 請求項１０において、前記下側に存在
    する領域が半導体基板を有することを特徴とする方法。
  12. 【請求項１２】 請求項９において、前記第一絶縁層を
    形成するステップが、前記集積回路上に酸化物層を付着
    形成することを特徴とする方法。
  13. 【請求項１３】 請求項９において、前記平坦化層を形
    成するステップが、前記絶縁層上にスピンオンガラス層
    を付着形成することを特徴とする方法。
  14. 【請求項１４】 請求項９において、前記第一マスク層
    を形成する前に、前記平坦化層をエッチングして前記平
    坦化層を一層薄くさせることを特徴とする方法。
  15. 【請求項１５】 請求項１４において、前記平坦化層を
    異方性エッチングすることを特徴とする方法。
  16. 【請求項１６】 請求項９において、前記第一マスク層
    を形成するステップが、前記集積回路上にホトレジスト
    層を付着形成することを特徴とする方法。
  17. 【請求項１７】 請求項９において、前記第一絶縁層の
    一部及び前記平坦化層の残存部分を除去するステップが
    これらの層を異方性エッチングすることを特徴とする方
    法。
  18. 【請求項１８】 請求項９において、前記第二絶縁層を
    形成するステップが、前記集積回路上に酸化物層を付着
    形成することを特徴とする方法。
  19. 【請求項１９】 請求項９において、前記第二マスク層
    を形成するステップが、前記絶縁層上にホトレジスト層
    を付着形成することを特徴とする方法。
  20. 【請求項２０】 請求項９において、前記コンタクトビ
    アを形成するステップが、前記導電性要素の一部を露出
    させるために前記コンタクトビアを異方性エッチングす
    ることを特徴とする方法。
  21. 【請求項２１】 請求項９において、更に、 前記第二マスク層を除去し、 前記絶縁層の一部の上に導電層を付着形成すると共にパ
    ターン形成し、その際に前記導電層が前記コンタクトビ
    ア内に延在して前記導電性要素と電気的に接触する、 上記各ステップを有することを特徴とする方法。
  22. 【請求項２２】 集積回路構成体において、 集積回路における下側に存在する領域上に設けた導電性
    要素、 前記下側に存在する領域及び導電性要素の上側に設けら
    れた第一絶縁層、前記第一絶縁層はその中により高い及
    びより低い地形的な領域を有しており、 前記第一絶縁層の地形的に低い領域を充填する平坦化物
    質からなるポケット、 前記第一絶縁層及び平坦化物質から成るポケットの上側
    に位置した第二絶縁層、 前記第一及び第二絶縁層を貫通し前記導電性要素の一部
    を露出させる開口、尚前記平坦化物質は前記第一及び第
    二絶縁層の一部により前記コンタクトビアから離隔され
    ている、 ことを特徴とする構成体。
  23. 【請求項２３】 請求項２２において、前記下側に存在
    する領域が半導体基板を有することを特徴とする構成
    体。
  24. 【請求項２４】 請求項２２において、前記導電性要素
    が金属相互接続体を有することを特徴とする構成体。
  25. 【請求項２５】 請求項２２において、前記導電性要素
    が多結晶シリコン相互接続体を有することを特徴とする
    構成体。
  26. 【請求項２６】 請求項２２において、前記第一絶縁層
    が酸化物層を有することを特徴とする構成体。
  27. 【請求項２７】 請求項２２において、前記平坦化層か
    らなるポケットがスピンオンガラスを有することを特徴
    とする構成体。
  28. 【請求項２８】 請求項２２において、前記絶縁層が酸
    化物層を有することを特徴とする構成体。
  29. 【請求項２９】 請求項２２において、更に、前記絶縁
    層の一部の上側に位置し且つ前記第二コンタクトビア内
    に延在して導電層が設けられており、前記導電層が前記
    導電性要素と電気的接触を行うことを特徴とする構成
    体。
JP03915593A 1992-02-28 1993-03-01 集積回路においてコンタクトビアを製造する方法 Expired - Fee Related JP3517426B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/843,507 US5384483A (en) 1992-02-28 1992-02-28 Planarizing glass layer spaced from via holes
US843507 1992-02-28

Publications (2)

Publication Number Publication Date
JPH0645274A true JPH0645274A (ja) 1994-02-18
JP3517426B2 JP3517426B2 (ja) 2004-04-12

Family

ID=25290206

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03915593A Expired - Fee Related JP3517426B2 (ja) 1992-02-28 1993-03-01 集積回路においてコンタクトビアを製造する方法

Country Status (4)

Country Link
US (2) US5384483A (ja)
EP (1) EP0558260B1 (ja)
JP (1) JP3517426B2 (ja)
DE (1) DE69326269T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980070863A (ko) * 1997-01-31 1998-10-26 로렌스제이.쉬뢰퍼 밀봉형 전기 커넥터 어셈블리

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3068378B2 (ja) * 1993-08-03 2000-07-24 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
US5531018A (en) * 1993-12-20 1996-07-02 General Electric Company Method of micromachining electromagnetically actuated current switches with polyimide reinforcement seals, and switches produced thereby
US5710460A (en) * 1995-04-21 1998-01-20 International Business Machines Corporation Structure for reducing microelectronic short circuits using spin-on glass as part of the interlayer dielectric
KR100208442B1 (ko) * 1995-06-24 1999-07-15 김영환 반도체 소자의 비아홀 형성방법
US5611941A (en) * 1995-07-17 1997-03-18 Rainbow Display Serivices Method for forming a ferroelectric liquid crystal spatial light modulator utilizing a planarization process
US6191484B1 (en) 1995-07-28 2001-02-20 Stmicroelectronics, Inc. Method of forming planarized multilevel metallization in an integrated circuit
US5856707A (en) * 1995-09-11 1999-01-05 Stmicroelectronics, Inc. Vias and contact plugs with an aspect ratio lower than the aspect ratio of the structure in which they are formed
US6111319A (en) 1995-12-19 2000-08-29 Stmicroelectronics, Inc. Method of forming submicron contacts and vias in an integrated circuit
US5847460A (en) * 1995-12-19 1998-12-08 Stmicroelectronics, Inc. Submicron contacts and vias in an integrated circuit
US5849637A (en) * 1996-06-10 1998-12-15 Wang; Chin-Kun Integration of spin-on gap filling dielectric with W-plug without outgassing
US5928960A (en) * 1996-10-24 1999-07-27 International Business Machines Corporation Process for reducing pattern factor effects in CMP planarization
KR100230405B1 (ko) 1997-01-30 1999-11-15 윤종용 반도체장치의 다층 배선 형성방법
JP3085231B2 (ja) * 1997-02-20 2000-09-04 日本電気株式会社 半導体装置の製造方法
EP0954017A3 (en) * 1998-04-16 2000-08-09 STMicroelectronics, Inc. A semiconductor structure having an improved pre-metal dielectric stack
US6409312B1 (en) 2001-03-27 2002-06-25 Lexmark International, Inc. Ink jet printer nozzle plate and process therefor
DE102006015096B4 (de) * 2006-03-31 2011-08-18 Globalfoundries Inc. Verfahren zur Verringerung der durch Polieren hervorgerufenen Schäden in einer Kontaktstruktur durch Bilden einer Deckschicht
US8264091B2 (en) * 2009-09-21 2012-09-11 Stats Chippac Ltd. Integrated circuit packaging system with encapsulated via and method of manufacture thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170553A (ja) * 1988-12-23 1990-07-02 Nec Corp 半導体装置の製造方法
JPH0435048A (ja) * 1990-05-31 1992-02-05 Kawasaki Steel Corp 半導体装置の多層配線形成方法
JPH0435047A (ja) * 1990-05-31 1992-02-05 Kawasaki Steel Corp 半導体装置の多層配線形成方法
JPH04139828A (ja) * 1990-10-01 1992-05-13 Nec Corp 半導体装置の製造方法
JPH04370934A (ja) * 1991-06-20 1992-12-24 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3383568A (en) * 1965-02-04 1968-05-14 Texas Instruments Inc Semiconductor device utilizing glass and oxides as an insulator for hermetically sealing the junctions
JPS5819129B2 (ja) * 1975-12-10 1983-04-16 株式会社東芝 ハンドウタイソウチノ セイゾウホウホウ
US4489481A (en) * 1982-09-20 1984-12-25 Texas Instruments Incorporated Insulator and metallization method for VLSI devices with anisotropically-etched contact holes
US4615984A (en) * 1984-02-23 1986-10-07 Becton Dickinson & Company Dissociation of ligand-binder complex using ultrasound
BE901350A (fr) * 1984-12-21 1985-06-21 Itt Ind Belgium Methode pour preparer un dispositif semiconducteur avant d'y deposer un metal.
US4614021A (en) * 1985-03-29 1986-09-30 Motorola, Inc. Pillar via process
US4675984A (en) * 1985-09-19 1987-06-30 Rca Corporation Method of exposing only the top surface of a mesa
GB2216336A (en) * 1988-03-30 1989-10-04 Philips Nv Forming insulating layers on substrates
US5068711A (en) * 1989-03-20 1991-11-26 Fujitsu Limited Semiconductor device having a planarized surface
US5117273A (en) * 1990-11-16 1992-05-26 Sgs-Thomson Microelectronics, Inc. Contact for integrated circuits
JPH0645327A (ja) * 1991-01-09 1994-02-18 Nec Corp 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170553A (ja) * 1988-12-23 1990-07-02 Nec Corp 半導体装置の製造方法
JPH0435048A (ja) * 1990-05-31 1992-02-05 Kawasaki Steel Corp 半導体装置の多層配線形成方法
JPH0435047A (ja) * 1990-05-31 1992-02-05 Kawasaki Steel Corp 半導体装置の多層配線形成方法
JPH04139828A (ja) * 1990-10-01 1992-05-13 Nec Corp 半導体装置の製造方法
JPH04370934A (ja) * 1991-06-20 1992-12-24 Fujitsu Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980070863A (ko) * 1997-01-31 1998-10-26 로렌스제이.쉬뢰퍼 밀봉형 전기 커넥터 어셈블리

Also Published As

Publication number Publication date
EP0558260B1 (en) 1999-09-08
JP3517426B2 (ja) 2004-04-12
DE69326269T2 (de) 1999-12-30
US5384483A (en) 1995-01-24
US5437763A (en) 1995-08-01
EP0558260A1 (en) 1993-09-01
DE69326269D1 (de) 1999-10-14

Similar Documents

Publication Publication Date Title
US5246883A (en) Semiconductor contact via structure and method
JP3396135B2 (ja) 複数レベルのセルフアライン相互接続メタライゼーションを有する半導体構造の作成方法
US6531783B1 (en) Method of via formation for multilevel interconnect integrated circuits
US6171951B1 (en) Dual damascene method comprising ion implanting to densify dielectric layer and forming a hard mask layer with a tapered opening
JP3517426B2 (ja) 集積回路においてコンタクトビアを製造する方法
US6767826B2 (en) Method of manufacturing semiconductor device
US5593921A (en) Method of forming vias
JPH09181180A (ja) 半導体集積回路及びその製造方法
US6066560A (en) Non-linear circuit elements on integrated circuits
JPH09205145A (ja) 集積回路及びその製造方法
JPH0214552A (ja) 半導体装置内の下方レベルの金属に接触するように少なくとも１つの付加的なレベルの金属相互接続を形成するための方法
JP3214475B2 (ja) デュアルダマシン配線の形成方法
US5423939A (en) Method for forming contact plugs in integrated circuits
US6319820B1 (en) Fabrication method for dual damascene structure
US5924006A (en) Trench surrounded metal pattern
EP0564136A1 (en) Method for planarization of an integrated circuit
JPH06318578A (ja) 半導体素子のコンタクトホール形成方法
US5888896A (en) Method for making an electrical contact to a node location and process for forming a conductive line or other circuit component
US5510294A (en) Method of forming vias for multilevel metallization
JPS62229959A (ja) 超大規模集積回路の多層金属被膜構造物における層間絶縁体中の通路または接触穴の充填方法
US5847457A (en) Structure and method of forming vias
KR100591175B1 (ko) 반도체 소자의 금속 배선의 층간 연결 구조의 제조 방법
US5200880A (en) Method for forming interconnect for integrated circuits
JPH05206294A (ja) 集積回路用相互接続
JPH1084041A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040126

LAPS Cancellation because of no payment of annual fees