JPH0645484A - 集積回路素子およびこれを装着可能な変換コネクタ - Google Patents

Abstract

(57)【要約】 【目的】 マイクロコンピュータのバスに高機能演算素
子を接続して高機能化する構成において、入手容易で低
価格かつ価格性能比の高い素子を利用する。 【構成】 第一基板２０に嵌着された長短のコネクトピ
ン４０Ｌ，４０Ｓの挿入口４２に８０４８６ＤＸのピン
が挿入されるが、電気的接続が不要である「Ａ１３」，
「Ｂ１４」ピンは、電気的な接続はなされない。８０４
８６ＳＸ２との論理的整合を必要とする「Ｃ１４」位置
のピン（「ＦＥＲＲ＃」）は、コネクトピン４０Ｓを介
して直下にある変換基板３０の「Ｃ１４」と接続され、
「Ｂ１３」位置に嵌着された接続ピン５０と電気的に導
通する。また、ＮＤＰソケットの「Ｂ１４」（８０４８
６ＳＸ２の「ＭＰ＃」に対応）をローレベルとするた
め、変換基板３０の「Ｂ１４」位置に取り付けられた接
続ピン５０がローレベルに固定される「Ａ１１」（ＤＸ
の「ＶＳＳ」）と電気的に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回路基板に装着されて
所定の機能を実現する集積回路素子に関し、例えばプロ
セッサ（以下、ＣＰＵという）を中心として構成される
論理演算回路の高機能化を達成するため、該ＣＰＵの外
部バスに接続される集積回路素子およびこれ用の変換コ
ネクタに関する。

【０００２】

【従来技術】従来、パーソナルコンピュータ等の分野で
は、ＣＰＵを中心として構成される論理演算回路の高機
能化を達成するため、ＣＰＵとその周辺回路とを連絡し
ているバス（いわゆる、ローカルバス）に別途の高機能
化演算素子を増設する方式が採用されている。

【０００３】最も一般的には、高機能化演算素子として
浮動小数点演算を専ら実行するコプロセッサが代表的で
あり、この高機能化演算素子の装着により、特にスプレ
ッド・シート、コンピュータ・グラフィックス（Ｃ
Ｇ）、データ解析、統計演算を行なう際、コプロセッサ
の効果が顕著に現われる。例えば、インテル社製のＣＰ
Ｕ８０８６にはコプロセッサ８０８７が、ＣＰＵ８０２
８６にはコプロセッサ８０２８７が、ＣＰＵ８０３８６
にはコプロセッサ８０３８７が用意されている（商品名
はインテル社の商標、以下同じ）。また、浮動小数点演
算等の数値演算に限らず、ＣＰＵの機能である論理演算
までもより高いクロック周波数で処理するアクセラレー
タを高機能化演算素子として増設するならば、上記した
特定用途ばかりでなく総ての用途において処理速度を向
上させることができる。

【０００４】ところで、近年、こうした高機能化演算素
子として、プロセッサに対してはコプロセッサ的な接続
関係をもちながら、実質的にプロセッサに代替して高機
能化を実現するものが提案されている。例えば、インテ
ル社ＣＰＵ８０４８６ＳＸの高機能化演算素子として用
意される８０４８７ＳＸは、浮動小数点演算機能付きの
８０４８６ＳＸとして作動する素子で、次のように動作
する。プロセッサが取り付けられたマザーボード上に用
意されたＮＤＰ用ソケットに８０４８７ＳＸを装着する
と、８０４８６ＳＸのポート「ＵＰ＃」は８０４８７Ｓ
Ｘのポート「ＭＰ＃」に接続されてロウレベルに落ち、
８０４８６ＳＸはその機能を停止し、これに代わって８
０４８７ＳＸが総ての機能を代行すると共に、内蔵する
浮動小数点演算機能を利用して数値演算の高速化を達成
するのである。

【０００５】更に、現在では、この様な中間的性格のコ
プロセッサ（例えば８０４８７ＳＸ）を推し進めてアク
セラレータとしての機能を充実した素子として、オーバ
ードライブプロセッサと呼称されているプロセッサが提
案・開発されている。例えば、インテル社製８０４８６
ＳＸ２では、８０４８７ＳＸと同様に浮動小数点演算機
能を内蔵すると共に、内部の動作クロックを８０４８６
ＳＸの２倍に上げて動作する構成を備える。従って、論
理演算をより高速に実行することができ、浮動小数点演
算を必要とする特定用途に限定されることなく総ての処
理の高速化を達成することができる。

【０００６】この様に、プロセッサを装着したマザーボ
ードにＮＤＰソケットが用意されている論理演算回路で
は、ユーザーは、提供されている多種多様な高機能化演
算素子を自由に選択してシステムの拡張を行なうことが
できる。

【０００７】

【発明が解決しようとする課題】しかし、高機能化演算
素子を追加してプロセッサを中心とした論理演算回路の
処理機能を向上させる方式では、次のような問題点が指
摘されていた。元来、高機能化演算素子を後付け可能な
構成とした設計思想は、大多数のユーザにとって高機能
化演算素子が必要不可欠なものではなく、ＣＰＵを中心
として構成されるパーソナルコンピュータ等を安価に提
供するためにその機能を基本システムから分離し、高機
能化を必要とするユーザのみが後で自由に選択できる柔
軟性の高いシステムを目指したところにある。

【０００８】従って、高機能化演算素子の需要はそれほ
ど旺盛ではなく、大量生産による価格低下の原則から外
れ、必然的にその価格性能比は低くなり、高機能化演算
素子への投資に比較して得られる性能改善は低く、しか
も供給が限られているためその入手も困難になってい
る。このため、高機能化演算素子の追加を希望するユー
ザも容易にそれを購入することができない。

【０００９】一方、上記設計思想により、パーソナルコ
ンピュータ等の不可避的構成要素となるＣＰＵは、大量
生産による価格低下が著しく、高機能化演算素子に比較
してその価格性能比は極めて大きい。例えば、上記８０
４８７ＳＸ２と同等性能のＣＰＵ８０４８６ＤＸ（イン
テル社商標）や内部クロックが２倍のＣＰＵ８０４８６
ＤＸ２（インテル社商標）等は、高い価格性能比を有し
ている。

【００１０】そこで、この高機能ＣＰＵその物を高機能
化演算素子として利用し、従来の低機能ＣＰＵの外部バ
スに接続することで、高い価格性能比を実現した既存シ
ステムの機能アップが考えられる。しかしながら、この
様なＣＰＵを高機能化演算素子として利用する方法は、
以下に示す理由により簡単ではなく、一般的には不可能
である。即ち、高機能化演算素子は、ＣＰＵのバスとの
接続を主目的として設計されるのであり、マザーボード
に用意されたＮＤＰソケットに装着すべく、バスとの接
続配列に配慮された専用パッケージ、例えばＰｉｎ―Ｇ
ｒｉｄ Ａｒｒａｙパッケージ（以下、ＰＧＡという）
に収納されている。

【００１１】一方、ＣＰＵは、既存のＣＰＵ向けに開発
された論理回路基板の資産を継承するために既存のＣＰ
Ｕと同一のピン配列となるように設計され、コスト低減
のためにマザーボードに直付け可能なパッケージに収納
されていたり、高機能演算素子と同様のパッケージを採
用しているとしても、そのピン配列を異にしているのが
通常である。従って、こうしたＣＰＵをＮＤＰソケット
にそのまま装着することは不可能である。また、最初か
ら製品に組み込まれているＣＰＵは、マザーボードに直
接半田付けされていることが多く、この場合には、ＣＰ
Ｕを取り替えて高機能化を図ることは困難であり、ユー
ザがこれを行なうことは現実にはできない。

【００１２】この様な関係から既存ＣＰＵの高機能化を
求めるユーザは、現在使用している製品に代わって高機
能ＣＰＵを使用している新規製品であるパーソナルコン
ピュータ本体を購入するか、価格性能比が低い高機能化
演算素子を購入してＮＤＰソケットに装着することによ
り現在の製品を機能アップするかの難しい判断を迫られ
ているのが現状である。

【００１３】また、こうしたピン配列の問題は、ひとり
高機能化演算素子の使用に限ったものではなく、例えば
グラフィックコントローラの機能をチップの交換により
向上しようとする場合、イーサネット（ゼロックス社の
商標）などのネットワークをコントロールするＬＡＮコ
ントローラなどの機能をチップの交換により向上もしく
は変更しようとする場合、あるいは通信機能を通信用の
集積回路（ＵＡＲＴ等）の交換により変更もしくは向上
しようとする場合、等にも同様に問題となっていた。僅
かなピン配列の違いにより、所望の機能を実現する集積
回路素子が使用できないなどのケースがあるのである。

【００１４】本発明の集積回路素子および変換コネクタ
は、こうした問題点を解決し、所定の集積回路素子を他
の集積回路素子用に用意されたソケットに装着可能とし
て、全体構成を低価格かつ価格性能比を高く実現するこ
とを目的としてなされ、次の構成を採った。

【００１５】

【課題を解決するための手段】かかる目的を達成するた
めになされた発明として、請求項１記載の集積回路素子
は、所定ピン配列のパッケージに収納され、回路基板に
用意されたソケットに装着されて、所定の機能を実現す
る集積回路素子であって、前記パッケージの所定ピン配
列に適合して構成され、該パッケージに配列されたピン
を用いて前記集積回路素子が取付けられるコネクタと、
前記ソケットの接続配列に適合して構成される接続ピン
と、該接続ピンと前記コネクタとのピン配列の論理的整
合を取るために前記コネクタと接続ピンとの間に介装さ
れ、論理的に同一のコネクタと接続ピンとを接続する変
換配線基板とを備えたことを要旨とする。

【００１６】ここで、集積回路素子は、回路基板に装着
されたプロセッサのバスに接続された素子取付部に装着
される高機能化演算素子であるものが考えられる。更
に、この場合に、回路基板上のプロセッサとの動作上の
競合を回避するために、所定レベルにされたとき前記プ
ロセッサの動作を停止させる信号線が、前記素子取付部
の所定ピンに接続されており、該ピンに対応した前記コ
ネクタのピンが、前記変換配線基板において、前記所定
レベルに定義づけられた他のピンに接続されてなる構成
が好適である。

【００１７】一方、この目的を達成する発明として、請
求項４記載の変換コネクタは、所定ピン配列のパッケー
ジに収納され所定の機能を実現する集積回路素子を、回
路基板に用意されたソケットに装着する際に利用される
変換コネクタであって、前記ソケットの接続配列に適合
して構成される接続ピンと、前記集積回路素子のピン配
列に適合して構成され、前記パッケージに配列された前
記ピンを用いて前記集積回路素子が取り付けられるコネ
クタと、該コネクタと前記接続ピンとのピン配列の論理
的整合を取るために、前記コネクタと接続ピンとの間に
介装される変換配線基板とを備えることを要旨とする。

【００１８】なお、接続ピンとコネクタと変換配線基板
の電気的接続は、プリント基板やケーブルなどの一般的
な接続方式の何れであってもよく、省スペースという観
点から、好ましくはこれらを立体的で直線状に配置して
なされる。

【００１９】

【作用】以上のように構成された本発明では、コネクタ
に取付けられる集積回路素子を回路基板上のソケットに
装着する場合、このコネクタと接続ピンとの間に介装さ
れる変換配線基板により接続ピンとコネクタとのピン配
列の論理的整合が採られる。また、集積回路素子として
回路基板に取り付けられたプロセッサの機能を高機能化
する高機能化演算素子を使用する場合には、必要に応じ
て、プロセッサの動作を停止する信号線のレベルの処理
も、集積回路素子の取付により行なわせることができ
る。

【００２０】

【実施例】以上説明した本発明の構成、作用を一層明ら
かにするために、以下本発明の好適な実施例として、集
積回路素子として高機能化演算素子を例に採り、プロセ
ッサとし汎用性が高く価格性能比の高いＣＰＵ８０４８
６ＤＸもしくは更に高速のＣＰＵ８０４８６ＤＸ２（以
下、これらのＣＰＵをＤＸと略称する）を採用し、これ
を汎用性が低く高価なオーバードライブプロセッサであ
る８０４８６ＳＸ２（以下、ＳＸ２と略称する）として
使用する例について説明する。従って、本実施例は、Ｓ
Ｘ２が装着されるＮＤＰソケットにＤＸを装着するため
の物理的、論理的な整合を備えているものである。

【００２１】図１は、ＤＸおよびＳＸ２のピン配列の対
比説明図である。なお、以下の説明にあっては、ピン位
置を示す符号として図１に示すように、左から右に向か
って附されたＡからＳまで（但し、ＩとＯを除く）の英
字と、下から上に向かって附された１から１７までの数
字とを使用し、例えば「Ａ１」のようにピン位置を特定
する。

【００２２】図１に示すようにＤＸとＳＸ２は、同一の
正方形のパッケージであるＰＧＡに収納され、その４辺
には３列に亘ってのピン（図中の・印位置）が等間隔に
立設されている。また、ＳＸ２にのみ「Ｄ４」の「ＫＥ
Ｙ」が存在する。この「ＫＥＹ」とは、ユーザがＮＤＰ
ソケットにＳＸ２を挿入する際にチップ方向の間違いを
起こさないように追加されたもので、電気的な機能を果
たすものではない。

【００２３】一方、ＤＸとＳＸ２との論理的なピン配列
は、大多数のピンについては整合が取られており同一で
あるが、図１の引出し線で指示している３本のピンだけ
がその機能を異にし、論理的なピン配列が異なってい
る。即ち、ＤＸの「Ｃ１４」とＳＸ２の「Ａ１３」とが
論理的に同一の「ＦＥＲＲ＃」であり、ＤＸの「Ａ１
３」とＳＸ２の「Ｃ１４」は、論理的（電気的）に使用
されないもの「ＮＣ」である。また、ＤＸの「Ｂ１４」
は「ＴＭＳ」であるがＳＸ２の「Ｂ１４」は「ＭＰ＃」
である。

【００２４】ここで「ＦＥＲＲ＃」とは、浮動小数点演
算にエラーが発生したときアクティブにドライブされる
ピンである。「ＴＭＳ」はテスト・アクセス・ポートの
一種で、ＤＸの出荷時に内部動作を確認するためにのみ
使用されるピンであり、通常の使用に際して利用される
ことはない。また「ＭＰ＃」とはＳＸ２固有のピンで、
ＣＰＵ８０４８６に代わってＳＸ２が論理演算機能を代
行するために設けられたものである。即ち、この「ＭＰ
＃」は、ＳＸ２の内部ではロウレベルに落とされてお
り、ＳＸ２がＮＤＰソケットに挿入されたとき、この
「ＭＰ＃」は、ＣＰＵ８０４８６の「ＵＰ＃」と接続さ
れ、ＣＰＵ８０４８６の「ＵＰ＃」をアクティブローに
ドライブしてＣＰＵ８０４８６をパワーダウンさせる。

【００２５】以上のような論理的なピン配列の相違を吸
収するために、本実施例の高機能化演算素子用コネクタ
が使用される。図２ないし図５は、この高機能化演算素
子用コネクタの説明図である。図２の骨格説明図に示す
ように高機能化演算素子用コネクタは、次の２つの基板
を骨格として組み立てられる。

【００２６】第１基板２０は、ＳＸ２のピン配列に合致
する位置、すなわち４辺のそれぞれに３に亘る位置（図
中の・印および×印位置）に挿入孔が穿設される絶縁材
からなる基板材である。なお、この第１基板２０の×印
位置が、ＤＸ使用する際に、前述した論理的な整合をと
らなければならないピンに対応した位置である。

【００２７】この第１基板２０の２箇所の×印位置であ
る「Ａ１３」および「Ｂ１４」を除く総ての挿入孔に
は、図３に斜視図で示すように長短２種類のコネクトピ
ン４０Ｌ，４０Ｓが嵌着される。前述したようにＤＸの
「Ａ１３」は接続が不要の「ＮＣ」、「Ｂ１４」はＤＸ
の出荷時検査にのみ必要な「ＴＭＳ」である。そこで、
この２箇所には、電気的な接続を行なうためのコネクト
ピン４０Ｌ，４０Ｓを省略し、単に挿入孔へＤＸのピン
を通過させるだけの構成としている。

【００２８】図３に示す短いコネクトピン４０Ｓは、第
１基板２０の残り１箇所の×印位置「Ｃ１４」の挿入孔
にのみ取り付けられる。また、第１基板２０の総ての・
位置に穿設された挿入孔には、長いコネクトピン４０Ｌ
が嵌着される。この長短のコネクトピン４０Ｌ，Ｓは共
に、最上部にＤＸのピンが挿入される挿入口４２を有
し、その下に第１基板２０に嵌合する嵌合部４４を備
え、最下部に他の電気回路との接続用の接続部４６を備
えている。そして、長いコネクトピン４０Ｌのみが、嵌
合部４４と接続部４６との間に調整部４８を備えてい
る。

【００２９】一方、変換基板３０は、この第１基板２０
の×印位置を含む「Ａ１１」〜「Ｃ１５」までの１５個
の挿入孔の直下に配置される基板であり、第１基板２０
と同様の絶縁材から構成される。この変換基板３０を第
１基板２０側から見た平面図を図４に、そのＡ―Ａ断面
図およびＢ―Ｂ断面図を図５に示す。図示するように変
換基板３０は、第１基板２０の・印位置の挿入孔と対応
する位置に大径の貫通孔３２が、第１基板２０の×印位
置の挿入孔と対応する位置には小径の貫通孔３４が穿設
される。

【００３０】「Ａ１３」と「Ｃ１４」位置に穿設された
２つの小径貫通孔３４は、裏面に描かれた導電パターン
により電気的に接続される。同様に、「Ｂ１４」に穿設
された小径貫通孔３４と「Ａ１１」に穿設された大径貫
通孔３２も、導電パターンにより電気的に接続される。
また、変換基板３０の３つの小径貫通孔３４「Ａ１
３」，「Ｂ１４」，「Ｃ１４」，大径貫通孔「Ａ１１」
の図４表側および大径貫通孔「Ｃ１１」の表裏側には、
円形のランドパターン（図４のハッチおよび点線表示部
分）が設けられている。

【００３１】図５のＡ―Ａ断面図に示すように、変換基
板３０の２つの小径貫通孔３４である「Ａ１３」と「Ｂ
１４」には、接続ピン５０が予め挿入され、これら貫通
孔３４の表裏面に描かれた導電パターンとハンダ付けさ
れる。ここで接続ピン５０とは、変換基板３０の小径貫
通孔３４に貫通しその貫通孔の上下端部にてハンダ付け
される取付部５２と、他の電気回路と接続するための接
続部５６（長短のコネクトピン４０Ｌ，４０Ｓの接続部
と同寸法）を備える部品である。また、変換基板３０に
取り付けられた状態の変換基板３０からの突出長は、変
換基板３０を貫通する長いコネクトピン４０Ｌの突出長
と同一となるように設計されている。

【００３２】これらの各構成要素にて組み立てられる第
１基板２０と変換基板３０との接続は、図５のＡ―Ａ，
Ｂ―Ｂ断面図に示されている。即ち、そのＢ―Ｂ断面図
に示すように、第１基板２０に装着された長いコネクト
ピン４０Ｌの調整部４８は、変換基板３０の大径貫通孔
３２に嵌着される。特に、表裏に導電パターンが描かれ
た「Ａ１１」，「Ｃ１１」位置に嵌着されるコネクトピ
ン４０は、Ｂ―Ｂ断面図に示すように大径貫通孔３２の
上下端面でハンダ付けされ、一層強固に固着される。

【００３３】また、第１基板２０に装着された短いコネ
クトピン４０Ｓの接続部４６は、変換基板の小径貫通孔
３４（「Ｃ１４」位置）に貫通し、その表裏に描かれた
導電パターンにてハンダ付けされる。このように構成さ
れる本実施例の高機能化演算素子用コネクタは、以下の
ように装着・使用される。

【００３４】まず、第１基板２０に嵌着された長短のコ
ネクトピン４０Ｌ，４０Ｓの最上部に位置する挿入口４
２に、ＤＸのピンを挿入する。この時、電気的接続が不
要であるＤＸの「Ａ１３」，「Ｂ１４」ピンは、第１基
板２０の２箇所の×印位置である「Ａ１３」および「Ｂ
１４」を単に挿通するだけであり、電気的な接続はなさ
れない。第１基板２０の長いコネクトピン４０Ｌの挿入
口４２に挿入されたＤＸの各ピン、すなわちＳＸ２と論
理的整合が既に取られているピンは、コネクトピン４０
Ｌの接続部４４により電気的接続が可能な状態となる。

【００３５】また、論理的整合を必要とする「Ｃ１４」
位置のＤＸのピン（「ＦＥＲＲ＃」）は、短いコネクト
ピン４０Ｓの挿入口４２に挿入され、そのコネクトピン
４０Ｓを介して直下にある変換基板３０の「Ｃ１４」と
電気的に接続される。この変換基板３０の「Ｃ１４」に
穿設された小径貫通孔３４は、図４および図５Ａ―Ａ断
面図に示すように「Ｂ１３」位置に嵌着された接続ピン
５０と電気的に接続されており、ここでＳＸ２と同一の
論理的整合の一つが取られる。

【００３６】また、ＳＸ２との論理的整合を完全とする
ためには、ＮＤＰソケットの「Ｂ１４」位置（ＳＸ２の
「ＭＰ＃」に対応する位置）をローレベルに落とす必要
がある。このため、変換基板３０の「Ｂ１４」位置にも
接続ピン５０が取り付けられており、変換基板３０のな
かで、ローレベルに固定されている「Ａ１１」（ＤＸの
「ＶＳＳ」）と電気的に接続される。ＤＸの「Ａ１１」
は、その電位が常にローレベルにある「ＶＳＳ」であ
り、このピンをＳＸ２の「ＭＰ＃」として代用すること
が論理的に可能だからである。

【００３７】以上のように、本実施例の高機能化演算素
子用コネクタによれば、高価で価格性能比の低く、か
つ、生産量が少ないために入手が困難であるオーバード
ライブプロセッサである８０４８６ＳＸ２を使用するこ
となく、入手が容易で価格性能比の高いＣＰＵ８０４８
６ＤＸあるいはＣＰＵ８０４８６ＤＸ２を使用し、既存
ＣＰＵの高機能化を低価格で効率よく達成することがで
きる。しかも、その接続は、従来の８０４８６ＳＸ２の
接続と何等変わることないＮＤＰソケットを利用するだ
けであり、複雑な取り付け方法を実施したり、特別な器
具を使用することなく簡単である。

【００３８】また、本実施例の高機能化演算素子用コネ
クタを利用してＮＤＰソケットに８０４８６ＤＸあるい
は８０４８６ＤＸ２を装着した場合、ＮＤＰソケットに
直接８０４８６ＳＸ２を装着するのに比べて高さ方向に
僅か１センチ強の占有体積を必要とするにすぎない。従
って、小型化が命題とされる今日の総ての電気機器にも
制限なく利用することができる。しかも、このことはま
た、８０４８６ＤＸあるいは８０４８６ＤＸ２とＮＤＰ
ソケットまでの信号線の距離が短いことでもあり、高い
周波数クロックで作動しノイズに弱いＣＰＵであって
も、信号の劣化を招くことなく電気的接続を完了するこ
とができる。

【００３９】なお、本実施例では高機能化演算素子用コ
ネクタとして信号劣化が少なく占有体積の少ない立体構
成のものを例示しているが、本発明はこの様な実施例に
限定されるものではなくその要旨を逸脱しない種々なる
態様により具現化されるものである。例えば、ＮＤＰソ
ケットと高機能化演算素子との接続を、論理的整合のな
されフレキシブルなたケーブルにより行なってもよい。
この場合には、ケーブル長の許す範囲で高機能化演算素
子の取り付け位置が自由に選択可能となる。

【００４０】また、プリント基板により高機能化演算素
子とＮＤＰソケットとの論理的整合を図る場合にも、本
実施例のように垂直方向に第１基板２０および変換基板
３０を配置するのでなく、水平方向に配置してもよい。
更に、本実施例では論理的整合を取る必要のないＳＸ２
の「ＫＥＹ」については説明を省略したが、「ＫＥＹ」
を模擬するピンを追加して、装着時の誤りを防止するこ
とも望ましい。

【００４１】また、実施例として挙げたプロセッサに代
えて、グラフィックコントローラやＬＡＮコントロー
ラ、あるいは通信インタフェースなどの集積回路素子お
よびこれを取り付けるための変換コネクタに、本発明を
適用することも容易である。

【００４２】

【発明の効果】以上説明したように本発明の集積回路素
子およびこれを装着可能な変換コネクタは、ピン配列の
異なる同系統の集積回路素子を、回路基板に用意された
ソケットに装着可能とすることができる。従って、集積
回路素子としてのプロセッサに適用した場合には、入手
が容易で価格性能比の高いプロセッサを利用して、既設
プロセッサの高機能化を容易かつ低価格に達成すること
ができるといった優れた効果を奏する。

【図面の簡単な説明】

【図１】８０４８６ＤＸおよび８０４８６ＳＸ２のピン
配列の対比説明図である。

【図２】実施例である高機能化演算素子用コネクタの骨
格説明図である。

【図３】第１基板への長短２種類のコネクトピン４０
Ｌ，４０Ｓ装着状態を示す斜視図である。

【図４】変換基板３０を第１基板２０側から見た平面図
である。

【図５】図４のＡ―Ａ断面図およびＢ―Ｂ断面図であ
る。

【符号の説明】

２０…第１基板 ３０…変換基板 ３２…大径貫通孔 ３４…小径貫通孔 ４０…コネクトピン ４０Ｌ，４０Ｓ…コネクトピン ４２…挿入口 ４４…嵌合部 ４６…接続部 ４８…調整部 ５０…接続ピン ５２…取付部 ５６…接続部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所定ピン配列のパッケージに収納され、
   回路基板に用意されたソケットに装着されて、所定の機
   能を実現する集積回路素子であって、 前記パッケージの所定ピン配列に適合して構成され、該
   パッケージに配列されたピンを用いて前記集積回路素子
   が取付けられるコネクタと、 前記ソケットの接続配列に適合して構成される接続ピン
   と、 該接続ピンと前記コネクタとのピン配列の論理的整合を
   取るために前記コネクタと接続ピンとの間に介装され、
   論理的に同一のコネクタと接続ピンとを接続する変換配
   線基板とを備える集積回路素子。
2. 【請求項２】 請求項１記載の集積回路素子であって、 該集積回路素子は、回路基板に装着されたプロセッサの
   バスに接続された素子取付部に装着される高機能化演算
   素子である請求項１記載の集積回路素子。
3. 【請求項３】 請求項２記載の集積回路素子であり、 所定レベルにされたとき前記プロセッサの動作を停止さ
   せる信号線が、前記素子取付部の所定ピンに接続されて
   おり、 該ピンに対応した前記コネクタのピンが、前記変換配線
   基板において、前記所定レベルに定義づけられた他のピ
   ンに接続されてなる集積回路素子。
4. 【請求項４】 所定ピン配列のパッケージに収納され所
   定の機能を実現する集積回路素子を、回路基板に用意さ
   れたソケットに装着する際に利用される変換コネクタで
   あって、 前記ソケットの接続配列に適合して構成される接続ピン
   と、 前記集積回路素子のピン配列に適合して構成され、前記
   パッケージに配列された前記ピンを用いて前記集積回路
   素子が取付けられるコネクタと、 該コネクタと前記接続ピンとのピン配列の論理的整合を
   取るために、前記コネクタと接続ピンとの間に介装され
   る変換配線基板とを備える変換コネクタ。
5. 【請求項５】 前記接続ピンとコネクタと変換配線基板
   が立体的に構成され、略直線状に配置される請求項４記
   載の変換コネクタ。