JPH0645892A - 信号遅延回路 - Google Patents
信号遅延回路Info
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- JPH0645892A JPH0645892A JP4247221A JP24722192A JPH0645892A JP H0645892 A JPH0645892 A JP H0645892A JP 4247221 A JP4247221 A JP 4247221A JP 24722192 A JP24722192 A JP 24722192A JP H0645892 A JPH0645892 A JP H0645892A
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- cmos
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- 238000010586 diagram Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳインバータを用いて可変遅延回路を
構成する。 【構成】 多数段のＣＭＯＳインバータ１０−１乃至１
０−ｎがＩＣ３１内に構成され、縦列接続回路を構成し
ている。初段のインバータ１０−１のゲートには、入力
端子１３から時間軸にアナログ情報を有するパルス周波
数変調信号等が入力されて、各段で順次遅延して出力端
子１５から出力される。ＩＣ３１の外部に配置されてい
る遅延時間制御用ＭＯＳ‐ＦＥＴ１６，１８の制御電圧
ｖ１，ｖ２を制御することにより、各段のＣＭＯＳイン
バータの遅延時間を共通に制御する。
構成する。 【構成】 多数段のＣＭＯＳインバータ１０−１乃至１
０−ｎがＩＣ３１内に構成され、縦列接続回路を構成し
ている。初段のインバータ１０−１のゲートには、入力
端子１３から時間軸にアナログ情報を有するパルス周波
数変調信号等が入力されて、各段で順次遅延して出力端
子１５から出力される。ＩＣ３１の外部に配置されてい
る遅延時間制御用ＭＯＳ‐ＦＥＴ１６，１８の制御電圧
ｖ１，ｖ２を制御することにより、各段のＣＭＯＳイン
バータの遅延時間を共通に制御する。
Description
【０００１】
【産業上の利用分野】この発明は、遅延時間を容易に制
御可能な信号遅延回路に関する。
御可能な信号遅延回路に関する。
【０００２】
【従来の技術】電気回路の遅延回路は従来より様々なも
のが考えられており、例えば物理的遅延線、分布定数回
路からＢＢＤ（電荷転送素子）、ＣＣＤ（電荷結合素
子）やディジタル系ではシフトレジスタあるいはＲＡＭ
を用いたプログラム制御まで幅広く普及している。
のが考えられており、例えば物理的遅延線、分布定数回
路からＢＢＤ（電荷転送素子）、ＣＣＤ（電荷結合素
子）やディジタル系ではシフトレジスタあるいはＲＡＭ
を用いたプログラム制御まで幅広く普及している。
【０００３】
【発明が解決しようとする課題】ところで、遅延回路に
おいては遅延時間を任意に変化させたい技術的要求が様
々な応用分野にあるが、遅延線や分布定数回路などでは
難しく、転送に電気的なクロックパルスを使用するＢＢ
ＤやＣＣＤあるいはシフトレジスタ等を用いてそのクロ
ックの周波数を制御する方法が一般的である。ところ
が、ＢＢＤ，ＣＣＤ，シフトレジスタ等を用いて遅延す
る方法はクロックパルスを使用して信号を転送するもの
であるがゆえに、信号がクロックでサンプリングされる
ため、時間軸の分解能がクロック周期により規定され、
例えば、時間軸にアナログ情報を有するパルス周波数変
調信号のような信号を遅延させた場合、その遅延出力に
は、位相誤差が生じる欠点があった。これを解消するに
は、理論上はクロックを極めて速くして分解能を高めて
やればよいが、そうすると、目的とする遅延時間を得る
ためにはＢＢＤ，ＣＣＤ，シフトレジスタ等の素子の段
数を増やさなければならず、技術的にも難しくなる欠点
があった。
おいては遅延時間を任意に変化させたい技術的要求が様
々な応用分野にあるが、遅延線や分布定数回路などでは
難しく、転送に電気的なクロックパルスを使用するＢＢ
ＤやＣＣＤあるいはシフトレジスタ等を用いてそのクロ
ックの周波数を制御する方法が一般的である。ところ
が、ＢＢＤ，ＣＣＤ，シフトレジスタ等を用いて遅延す
る方法はクロックパルスを使用して信号を転送するもの
であるがゆえに、信号がクロックでサンプリングされる
ため、時間軸の分解能がクロック周期により規定され、
例えば、時間軸にアナログ情報を有するパルス周波数変
調信号のような信号を遅延させた場合、その遅延出力に
は、位相誤差が生じる欠点があった。これを解消するに
は、理論上はクロックを極めて速くして分解能を高めて
やればよいが、そうすると、目的とする遅延時間を得る
ためにはＢＢＤ，ＣＣＤ，シフトレジスタ等の素子の段
数を増やさなければならず、技術的にも難しくなる欠点
があった。
【０００４】この発明は、前記従来の技術における欠点
を解決して、遅延時間の制御が容易でかつ位相誤差を生
じることなく信号遅延が可能な信号遅延回路を提供しよ
うとするものである。
を解決して、遅延時間の制御が容易でかつ位相誤差を生
じることなく信号遅延が可能な信号遅延回路を提供しよ
うとするものである。
【０００５】
【課題を解決するための手段】この発明は、ＣＭＯＳゲ
ート回路を多数段縦列接続して構成され、時間軸にアナ
ログ情報を有し当該時間軸を制御すべき二値化信号を入
力して、ＣＭＯＳゲート回路自身の信号遅延特性を利用
して各段で順次遅延して出力するＣＭＯＳゲート縦列接
続回路と、前記ＣＭＯＳゲート回路の電源路に設けられ
て、これら各ＣＭＯＳゲート回路に印加される電圧を共
通にかつ任意の値に制御することにより、前記ＣＭＯＳ
ゲート縦列接続回路の入出力間における信号遅延時間を
任意の値に制御して、前記二値化信号の時間軸を所望の
状態に制御する電圧制御手段とを具備してなり、前記多
数段縦列接続されたＣＭＯＳゲート回路が同一基板上に
構成されていることを特徴とするものである。
ート回路を多数段縦列接続して構成され、時間軸にアナ
ログ情報を有し当該時間軸を制御すべき二値化信号を入
力して、ＣＭＯＳゲート回路自身の信号遅延特性を利用
して各段で順次遅延して出力するＣＭＯＳゲート縦列接
続回路と、前記ＣＭＯＳゲート回路の電源路に設けられ
て、これら各ＣＭＯＳゲート回路に印加される電圧を共
通にかつ任意の値に制御することにより、前記ＣＭＯＳ
ゲート縦列接続回路の入出力間における信号遅延時間を
任意の値に制御して、前記二値化信号の時間軸を所望の
状態に制御する電圧制御手段とを具備してなり、前記多
数段縦列接続されたＣＭＯＳゲート回路が同一基板上に
構成されていることを特徴とするものである。
【０００６】
【作用】この発明の前記解決手段によれば、ＣＭＯＳゲ
ート回路を多数段縦列接続してＣＭＯＳゲート回路自身
の信号遅延特性を利用して各段で順次遅延して出力して
いる。そして、ＣＭＯＳゲート回路の遅延時間が印加電
圧によって変化することを利用して、電圧制御手段によ
りＣＭＯＳゲート回路の印加電圧を制御することにより
遅延時間を制御している。
ート回路を多数段縦列接続してＣＭＯＳゲート回路自身
の信号遅延特性を利用して各段で順次遅延して出力して
いる。そして、ＣＭＯＳゲート回路の遅延時間が印加電
圧によって変化することを利用して、電圧制御手段によ
りＣＭＯＳゲート回路の印加電圧を制御することにより
遅延時間を制御している。
【０００７】これによれば、ＣＭＯＳゲート回路の印加
電圧を制御するだけで遅延時間を容易に制御することが
できる。また、多数段のＣＭＯＳゲート回路の印加電圧
を共通に制御するので、ＣＭＯＳゲート回路の段数が多
くても電圧制御手段の構成は簡単ですみ、制御も容易で
ある。また、従来のＢＢＤ，ＣＣＤ，シフトレジスタ等
による遅延回路のように、原信号をクロックでサンプリ
ングして転送するものでなく、原信号をそのままの形で
連続的に遅延するので、例えば時間軸にアナログ情報を
有するパルス周波数変調信号のような信号に対しても位
相誤差を生じることなく遅延することができる。
電圧を制御するだけで遅延時間を容易に制御することが
できる。また、多数段のＣＭＯＳゲート回路の印加電圧
を共通に制御するので、ＣＭＯＳゲート回路の段数が多
くても電圧制御手段の構成は簡単ですみ、制御も容易で
ある。また、従来のＢＢＤ，ＣＣＤ，シフトレジスタ等
による遅延回路のように、原信号をクロックでサンプリ
ングして転送するものでなく、原信号をそのままの形で
連続的に遅延するので、例えば時間軸にアナログ情報を
有するパルス周波数変調信号のような信号に対しても位
相誤差を生じることなく遅延することができる。
【０００８】また、多数段のＣＭＯＳゲート回路は同一
基板上に構成されているので遅延特性がよく揃い、電源
電圧変化に対する遅延時間変化特性もよく揃うので、遅
延時間の可変制御の管理も非常にしやすいものとなる。
基板上に構成されているので遅延特性がよく揃い、電源
電圧変化に対する遅延時間変化特性もよく揃うので、遅
延時間の可変制御の管理も非常にしやすいものとなる。
【０００９】
【実施例】この発明の実施例を以下説明する。はじめ
に、単一のＣＭＯＳゲート回路の一例を図２に示す。こ
れは、ｐチャネルＭＯＳ‐ＦＥＴ１２とｎチャネルＭＯ
Ｓ‐ＦＥＴ１４をゲートどうし、ドレインどうし互いに
それぞれ接続し、ソースに電源電圧ＶDD，ＶSSをそれぞ
れ印加し、入力端子１３を介してゲートに信号を入力
し、ドレインから出力端子１５に入力信号の反転信号を
出力するようにしたものである。
に、単一のＣＭＯＳゲート回路の一例を図２に示す。こ
れは、ｐチャネルＭＯＳ‐ＦＥＴ１２とｎチャネルＭＯ
Ｓ‐ＦＥＴ１４をゲートどうし、ドレインどうし互いに
それぞれ接続し、ソースに電源電圧ＶDD，ＶSSをそれぞ
れ印加し、入力端子１３を介してゲートに信号を入力
し、ドレインから出力端子１５に入力信号の反転信号を
出力するようにしたものである。
【００１０】このＣＭＯＳインバータ（ＣＭＯＳゲート
回路）１０においては、入力と出力間に遅延時間を生じ
る。この遅延時間は、図３に示すように、電源電圧ＶDD
‐ＶSSに依存し、電源電圧ＶDD‐ＶSSが小さいほど遅延
時間は大きく、その変化率も大きい。これは、電源電圧
ＶDD‐ＶSSによって素子のコンダクタンスが変化するた
めである。したがって、この性質を利用して電源電圧Ｖ
DD‐ＶSSの大きさにより遅延時間を制御すれば、任意の
遅延時間に設定することができる。ただし、単一のＣＭ
ＯＳゲート回路では、わずかな遅延時間しか得られない
ので、このＣＭＯＳインバータ１０を図４に示すように
多段縦列接続して、より長い遅延時間を確保する。例え
ば電源電圧ＶDD‐ＶSSが５Ｖのときに１段あたり約３．
５ｎｓの遅延が得られるとすれば、８０００段直列に接
続すれば、 ８０００×３．５ｎｓ＝約２８μｓ の遅延時間を得ることができる。また、８０段直列接続
した場合の電源電圧ＶDD‐ＶSS対遅延時間特性を図５に
示す。
回路）１０においては、入力と出力間に遅延時間を生じ
る。この遅延時間は、図３に示すように、電源電圧ＶDD
‐ＶSSに依存し、電源電圧ＶDD‐ＶSSが小さいほど遅延
時間は大きく、その変化率も大きい。これは、電源電圧
ＶDD‐ＶSSによって素子のコンダクタンスが変化するた
めである。したがって、この性質を利用して電源電圧Ｖ
DD‐ＶSSの大きさにより遅延時間を制御すれば、任意の
遅延時間に設定することができる。ただし、単一のＣＭ
ＯＳゲート回路では、わずかな遅延時間しか得られない
ので、このＣＭＯＳインバータ１０を図４に示すように
多段縦列接続して、より長い遅延時間を確保する。例え
ば電源電圧ＶDD‐ＶSSが５Ｖのときに１段あたり約３．
５ｎｓの遅延が得られるとすれば、８０００段直列に接
続すれば、 ８０００×３．５ｎｓ＝約２８μｓ の遅延時間を得ることができる。また、８０段直列接続
した場合の電源電圧ＶDD‐ＶSS対遅延時間特性を図５に
示す。
【００１１】なお、ＣＭＯＳインバータ回路１０の遅延
時間は、図３、図５に示すように素子温度にも依存し
（温度によって素子のコンダクタンスが変化し）、温度
が高くなるほど遅延時間は大きくなる。
時間は、図３、図５に示すように素子温度にも依存し
（温度によって素子のコンダクタンスが変化し）、温度
が高くなるほど遅延時間は大きくなる。
【００１２】前記図２の単一のＣＭＯＳゲート回路１０
について印加電圧を制御する電圧制御手段を付加した構
成例を図６に示す。これは、ＣＭＯＳインバータ１０と
その電源ＶDD‐ＶSSとの間に遅延時間制御用素子１６，
１８を挿入したものである。図６において、ｐチャネル
ＭＯＳ‐ＦＥＴ１２とｎチャネルＭＯＳ‐ＦＥＴ１４と
ばゲートどうし、ドレインどうしが互いにそれぞれ接続
され、ゲートから信号が入力され、ドレインから信号が
出力される。ｐチャネルＭＯＳ‐ＦＥＴ１２のソースと
電源ＶDDとの間、ｎチャネルＭＯＳ‐ＦＥＴ１４のソー
スと電源ＶSSとの間には、遅延時間制御用素子として、
ｐチャネルＭＯＳ‐ＦＥＴ１６、ｎチャネルＭＯＳ‐Ｆ
ＥＴ１８がそれぞれ挿入されている。ｐチャネルＭＯＳ
‐ＦＥＴ１６、ｎチャネルＭＯＳ‐ＦＥＴ１８のゲート
には端子２０，２２から制御電圧ｖ１，ｖ２がそれぞれ
入力される。これら制御電圧ｖ１，ｖ２は基準電位ＶDD
‐ＶSSに対して対称の電圧（いいかえると、ＶDD−ｖ１
＝ｖ２−ＶSS）に設定される。そして、制御電圧ｖ１，
ｖ２の値を制御することにより、ＣＭＯＳインバータを
構成するｐチャネルＭＯＳ‐ＦＥＴ１２、ｎチャネルＭ
ＯＳ‐ＦＥＴ１４に印加される電圧が変化し、これによ
って遅延時間が変化する（ＶDD−ｖ１＝ｖ２−ＶSSが小
さいとｐチャネルＭＯＳ‐ＦＥＴ１２、ｎチャネルＭＯ
Ｓ‐ＦＥＴ１４で構成されるＣＭＯＳインバータの印加
電圧が大きくなって遅延時間は小さくなり、また、ＶDD
−ｖ１＝ｖ２−ＶSSが大きいとＣＭＯＳインバータの印
加電圧が小さくなって遅延時間は大きくなる）。
について印加電圧を制御する電圧制御手段を付加した構
成例を図６に示す。これは、ＣＭＯＳインバータ１０と
その電源ＶDD‐ＶSSとの間に遅延時間制御用素子１６，
１８を挿入したものである。図６において、ｐチャネル
ＭＯＳ‐ＦＥＴ１２とｎチャネルＭＯＳ‐ＦＥＴ１４と
ばゲートどうし、ドレインどうしが互いにそれぞれ接続
され、ゲートから信号が入力され、ドレインから信号が
出力される。ｐチャネルＭＯＳ‐ＦＥＴ１２のソースと
電源ＶDDとの間、ｎチャネルＭＯＳ‐ＦＥＴ１４のソー
スと電源ＶSSとの間には、遅延時間制御用素子として、
ｐチャネルＭＯＳ‐ＦＥＴ１６、ｎチャネルＭＯＳ‐Ｆ
ＥＴ１８がそれぞれ挿入されている。ｐチャネルＭＯＳ
‐ＦＥＴ１６、ｎチャネルＭＯＳ‐ＦＥＴ１８のゲート
には端子２０，２２から制御電圧ｖ１，ｖ２がそれぞれ
入力される。これら制御電圧ｖ１，ｖ２は基準電位ＶDD
‐ＶSSに対して対称の電圧（いいかえると、ＶDD−ｖ１
＝ｖ２−ＶSS）に設定される。そして、制御電圧ｖ１，
ｖ２の値を制御することにより、ＣＭＯＳインバータを
構成するｐチャネルＭＯＳ‐ＦＥＴ１２、ｎチャネルＭ
ＯＳ‐ＦＥＴ１４に印加される電圧が変化し、これによ
って遅延時間が変化する（ＶDD−ｖ１＝ｖ２−ＶSSが小
さいとｐチャネルＭＯＳ‐ＦＥＴ１２、ｎチャネルＭＯ
Ｓ‐ＦＥＴ１４で構成されるＣＭＯＳインバータの印加
電圧が大きくなって遅延時間は小さくなり、また、ＶDD
−ｖ１＝ｖ２−ＶSSが大きいとＣＭＯＳインバータの印
加電圧が小さくなって遅延時間は大きくなる）。
【００１３】図６の回路のＩＣパターンの一例を図７に
示す。このＩＣパターンによれば、多段接続も容易とな
る。
示す。このＩＣパターンによれば、多段接続も容易とな
る。
【００１４】次に、この発明の一実施例を図１に示す。
多数段のＣＭＯＳインバータ（ＣＭＯＳゲート回路）１
０−１乃至１０−ｎはＩＣ３１内で同一基板上に構成さ
れ、前段のドレイン出力を次段のゲートに入力するよう
にして縦列接続して、ＣＭＯＳゲート縦列接続回路を構
成している。初段のインバータ１０−１のゲートには、
入力端子１３から時間軸にアナログ情報を有するパルス
周波数変調信号等が入力されて、各段で順次遅延して出
力端子１５から出力される。
多数段のＣＭＯＳインバータ（ＣＭＯＳゲート回路）１
０−１乃至１０−ｎはＩＣ３１内で同一基板上に構成さ
れ、前段のドレイン出力を次段のゲートに入力するよう
にして縦列接続して、ＣＭＯＳゲート縦列接続回路を構
成している。初段のインバータ１０−１のゲートには、
入力端子１３から時間軸にアナログ情報を有するパルス
周波数変調信号等が入力されて、各段で順次遅延して出
力端子１５から出力される。
【００１５】遅延時間制御用素子はＩＣ３１の外部に配
置されている。すなわち、ＣＭＯＳ縦列接続回路を構成
するＣＭＯＳインバータ１０−１乃至１０−ｎの各ソー
スを電源端子３２，３４に接続し、この電源端子に電圧
制御手段を構成するｐチャネルＭＯＳ‐ＦＥＴ１６、ｎ
チャネルＭＯＳ‐ＦＥＴ１８をそれぞれ接続して、その
ゲートに制御電圧ｖ１，ｖ２を印加し、これら各ＭＯＳ
‐ＦＥＴ１６，１８を介して電源ＶDD，ＶSSをＣＭＯＳ
インバータ１０−１乃至１０−ｎに印加している。
置されている。すなわち、ＣＭＯＳ縦列接続回路を構成
するＣＭＯＳインバータ１０−１乃至１０−ｎの各ソー
スを電源端子３２，３４に接続し、この電源端子に電圧
制御手段を構成するｐチャネルＭＯＳ‐ＦＥＴ１６、ｎ
チャネルＭＯＳ‐ＦＥＴ１８をそれぞれ接続して、その
ゲートに制御電圧ｖ１，ｖ２を印加し、これら各ＭＯＳ
‐ＦＥＴ１６，１８を介して電源ＶDD，ＶSSをＣＭＯＳ
インバータ１０−１乃至１０−ｎに印加している。
【００１６】このような構成によれば、制御電圧ｖ１，
ｖ２で遅延時間制御用ＭＯＳ‐ＦＥＴ１６，１８を制御
することにより、各段の遅延時間を共通に制御すること
ができる。これにより、入力端子１３と出力端子１５と
の間にはＣＭＯＳインバータ１０−１乃至１０−ｎの遅
延時間の総和の遅延時間が得られる。
ｖ２で遅延時間制御用ＭＯＳ‐ＦＥＴ１６，１８を制御
することにより、各段の遅延時間を共通に制御すること
ができる。これにより、入力端子１３と出力端子１５と
の間にはＣＭＯＳインバータ１０−１乃至１０−ｎの遅
延時間の総和の遅延時間が得られる。
【００１７】また、多数段のＣＭＯＳインバータ１０−
１乃至１０−ｎはＩＣ３１内で同一基板上に構成されて
いるので遅延特性がよく揃い、印加電圧変化に対する遅
延時間変化特性もよく揃うので、遅延時間の可変制御の
管理も非常にしやすいものとなる。すなわち、１個のＣ
ＭＯＳインバータは、入力信号の立ち上がりの遅延時間
Ｔｒと立ち下がりの遅延時間Ｔｄが若干異なるが、同一
のＩＣ３１内で多数段接続されたＣＭＯＳインバータは
それぞれ同じＴｒ，Ｔｄをもつ。立ち下がり（“Ｈ”→
“Ｌ”）の入力信号は、初めのＣＭＯＳインバータ１０
−１でＴｄ遅れ、次のＣＭＯＳインバータ１０−２でＴ
ｒ遅れ、合わせてＴｄ＋Ｔｒ遅れる。また、立ち上がり
（“Ｌ”→“Ｈ”）の入力信号は、初めのＣＭＯＳイン
バータ１０−１でＴｒ遅れ、次のＣＭＯＳインバータ１
０−２でＴｄ遅れ、合わせてＴｒ＋Ｔｄ遅れる。このよ
うにして前後のＣＭＯＳインバータがデューティの不揃
いを補い合う。そして、電源電圧に対する遅延時間変化
特性も揃っているので、遅延制御の管理がしやすいもの
ができる。もし、ＣＭＯＳインバータの特性がそれぞれ
異なっていたら、縦列接続の各場所によって遅延時間が
異なり、また、それぞれ電源電圧に対する遅延時間変化
特性も異なるので可変制御するにしても非常に管理のし
にくいものとなるが、同一のＩＣ３１内に構成すること
により、このような問題が解消される。
１乃至１０−ｎはＩＣ３１内で同一基板上に構成されて
いるので遅延特性がよく揃い、印加電圧変化に対する遅
延時間変化特性もよく揃うので、遅延時間の可変制御の
管理も非常にしやすいものとなる。すなわち、１個のＣ
ＭＯＳインバータは、入力信号の立ち上がりの遅延時間
Ｔｒと立ち下がりの遅延時間Ｔｄが若干異なるが、同一
のＩＣ３１内で多数段接続されたＣＭＯＳインバータは
それぞれ同じＴｒ，Ｔｄをもつ。立ち下がり（“Ｈ”→
“Ｌ”）の入力信号は、初めのＣＭＯＳインバータ１０
−１でＴｄ遅れ、次のＣＭＯＳインバータ１０−２でＴ
ｒ遅れ、合わせてＴｄ＋Ｔｒ遅れる。また、立ち上がり
（“Ｌ”→“Ｈ”）の入力信号は、初めのＣＭＯＳイン
バータ１０−１でＴｒ遅れ、次のＣＭＯＳインバータ１
０−２でＴｄ遅れ、合わせてＴｒ＋Ｔｄ遅れる。このよ
うにして前後のＣＭＯＳインバータがデューティの不揃
いを補い合う。そして、電源電圧に対する遅延時間変化
特性も揃っているので、遅延制御の管理がしやすいもの
ができる。もし、ＣＭＯＳインバータの特性がそれぞれ
異なっていたら、縦列接続の各場所によって遅延時間が
異なり、また、それぞれ電源電圧に対する遅延時間変化
特性も異なるので可変制御するにしても非常に管理のし
にくいものとなるが、同一のＩＣ３１内に構成すること
により、このような問題が解消される。
【００１８】ところで、電圧制御手段は以上説明したも
ののほかに、以下に説明する各種の構成が考えられる。
なお、以下の説明では、説明の便宜上ＣＭＯＳゲート回
路は単一段で示しているが、実際には複数段がＩＣ３１
内で同一基板上に構成されている。
ののほかに、以下に説明する各種の構成が考えられる。
なお、以下の説明では、説明の便宜上ＣＭＯＳゲート回
路は単一段で示しているが、実際には複数段がＩＣ３１
内で同一基板上に構成されている。
【００１９】図８の電圧制御手段は、遅延時間制御用素
子を２系統設けたものである。すなわち、前記図６の回
路におけるｐチャネルＭＯＳ‐ＦＥＴ１６、ｎチャネル
ＭＯＳ‐ＦＥＴ１８にｐチャネルＭＯＳ‐ＦＥＴ２４、
ｎチャネルＭＯＳ‐ＦＥＴ２６をそれぞれ並列に接続し
たものである。ｐチャネルＭＯＳ‐ＦＥＴ２４、ｎチャ
ネルＭＯＳ‐ＦＥＴ２６のゲートには、端子２８，３０
から制御電圧ｖ３，ｖ４がそれぞれ入力される。制御電
圧ｖ３，ｖ４は、マニュアル操作または制御電圧発生回
路を別に設けて別系統で入力する。これにより、端子２
０，２２に入力する電圧ｖ１，ｖ２と端子２８，３０に
入力する電圧ｖ３，ｖ４により、２系統で遅延時間を制
御することができる。これは、例えば端子２０，２２に
粗い制御信号を入力し、端子２８，３０に密な制御信号
を入力して遅延時間を制御する場合に利用することがで
きる。また、一方の系統で電源電圧ＶDD，ＶSSの変動や
素子の温度変化に対する遅延時間の安定化のための制御
を行ない、他方の系統で遅延時間の可変制御を行なう場
合に利用できる。
子を２系統設けたものである。すなわち、前記図６の回
路におけるｐチャネルＭＯＳ‐ＦＥＴ１６、ｎチャネル
ＭＯＳ‐ＦＥＴ１８にｐチャネルＭＯＳ‐ＦＥＴ２４、
ｎチャネルＭＯＳ‐ＦＥＴ２６をそれぞれ並列に接続し
たものである。ｐチャネルＭＯＳ‐ＦＥＴ２４、ｎチャ
ネルＭＯＳ‐ＦＥＴ２６のゲートには、端子２８，３０
から制御電圧ｖ３，ｖ４がそれぞれ入力される。制御電
圧ｖ３，ｖ４は、マニュアル操作または制御電圧発生回
路を別に設けて別系統で入力する。これにより、端子２
０，２２に入力する電圧ｖ１，ｖ２と端子２８，３０に
入力する電圧ｖ３，ｖ４により、２系統で遅延時間を制
御することができる。これは、例えば端子２０，２２に
粗い制御信号を入力し、端子２８，３０に密な制御信号
を入力して遅延時間を制御する場合に利用することがで
きる。また、一方の系統で電源電圧ＶDD，ＶSSの変動や
素子の温度変化に対する遅延時間の安定化のための制御
を行ない、他方の系統で遅延時間の可変制御を行なう場
合に利用できる。
【００２０】図９の電圧制御手段は、ｐチャネルＭＯＳ
‐ＦＥＴ１６とｎチャネルＭＯＳ‐ＦＥＴ１８およびｐ
チャネルＭＯＳ‐ＦＥＴ２４とｎチャネルＭＯＳ‐ＦＥ
Ｔ２６をそれぞれ直列に接続したものである。この場合
も図８の実施例と同様に、端子２０，２２に入力する電
圧ｖ１，ｖ２と端子２８，３０に入力する電圧ｖ３，ｖ
４により、２系統で遅延時間を制御することができる。
‐ＦＥＴ１６とｎチャネルＭＯＳ‐ＦＥＴ１８およびｐ
チャネルＭＯＳ‐ＦＥＴ２４とｎチャネルＭＯＳ‐ＦＥ
Ｔ２６をそれぞれ直列に接続したものである。この場合
も図８の実施例と同様に、端子２０，２２に入力する電
圧ｖ１，ｖ２と端子２８，３０に入力する電圧ｖ３，ｖ
４により、２系統で遅延時間を制御することができる。
【００２１】以上の電圧制御手段では、電源の両側に制
御素子を設けた例を示したが、これは片側でも同様の効
果が期待できる。図１０の実施例はそのように構成した
一例を示すものである。これは、図６の回路におけるｐ
チャネルＭＯＳ‐ＦＥＴ１６を削除したものに相当し、
遅延時間制御は、ｎチャネルＭＯＳ‐ＦＥＴ１８のみで
行なっている。また、同様に、図６の回路におけるｎチ
ャネルＭＯＳ‐ＦＥＴ１８を削除することも可能であ
る。
御素子を設けた例を示したが、これは片側でも同様の効
果が期待できる。図１０の実施例はそのように構成した
一例を示すものである。これは、図６の回路におけるｐ
チャネルＭＯＳ‐ＦＥＴ１６を削除したものに相当し、
遅延時間制御は、ｎチャネルＭＯＳ‐ＦＥＴ１８のみで
行なっている。また、同様に、図６の回路におけるｎチ
ャネルＭＯＳ‐ＦＥＴ１８を削除することも可能であ
る。
【００２２】前記実施例においては、制御素子をＣＭＯ
Ｓインバータの外側に設けるようにしたが、内側に設け
ることもできる。図１１はその一例で、ｐチャネルＭＯ
Ｓ‐ＦＥＴ１２とｎチャネルＭＯＳ‐ＦＥＴ１４とでＣ
ＭＯＳインバータを構成し、その内側に遅延時間制御用
のｐチャネルＭＯＳ‐ＦＥＴ１６とｎチャネルＭＯＳ‐
ＦＥＴ１８を設置している。
Ｓインバータの外側に設けるようにしたが、内側に設け
ることもできる。図１１はその一例で、ｐチャネルＭＯ
Ｓ‐ＦＥＴ１２とｎチャネルＭＯＳ‐ＦＥＴ１４とでＣ
ＭＯＳインバータを構成し、その内側に遅延時間制御用
のｐチャネルＭＯＳ‐ＦＥＴ１６とｎチャネルＭＯＳ‐
ＦＥＴ１８を設置している。
【００２３】図１２の実施例は、図１１の回路を複数段
接続し、更に外側に遅延時間制御用ｐチャネルＭＯＳ‐
ＦＥＴ３６とｎチャネルＭＯＳ‐ＦＥＴ３８を接続した
ものである。この回路では、ＭＯＳ‐ＦＥＴ１６，１８
のゲートに印加される電圧ｖ１，ｖ２と、ＭＯＳ‐ＦＥ
Ｔ３６，３８のゲートに印加される電圧ｖ５，ｖ６の２
系統で遅延時間が制御される。
接続し、更に外側に遅延時間制御用ｐチャネルＭＯＳ‐
ＦＥＴ３６とｎチャネルＭＯＳ‐ＦＥＴ３８を接続した
ものである。この回路では、ＭＯＳ‐ＦＥＴ１６，１８
のゲートに印加される電圧ｖ１，ｖ２と、ＭＯＳ‐ＦＥ
Ｔ３６，３８のゲートに印加される電圧ｖ５，ｖ６の２
系統で遅延時間が制御される。
【００２４】前記実施例では、ＣＭＯＳインバータを構
成するＭＯＳ‐ＦＥＴ１２，１４に直列に制御素子を接
続したが、並列に接続することもできる。図１３はその
一例で、ＣＭＯＳインバータを構成するｐチャネルＭＯ
Ｓ‐ＦＥＴ１２、ｎチャネルＭＯＳ‐ＦＥＴ１４のソー
スを抵抗Ｒ１，Ｒ２を介して電源ＶDD，ＶSSにそれぞれ
接続し、遅延時間制御用ｎチャネルＭＯＳ‐ＦＥＴ１６
をｐチャネルＭＯＳ‐ＦＥＴ１２、ｎチャネルＭＯＳ‐
ＦＥＴ１４、抵抗Ｒ２に並列に接続し、遅延時間制御用
ｐチャネルＭＯＳ‐ＦＥＴ１８を抵抗Ｒ１、ｐチャネル
ＭＯＳ‐ＦＥＴ１２、ｎチャネルＭＯＳ‐ＦＥＴ１４に
並列に接続したものである。ｎチャネルＭＯＳ‐ＦＥＴ
１６、ｐチャネルＭＯＳ‐ＦＥＴ１８の各ゲートに各々
入力される電圧ｖ２，ｖ１により遅延時間が制御され
る。ただし、この場合、制御電圧ｖ１，ｖ２の増減と遅
延時間の増減の関係は図１２以前のものと逆となる。
成するＭＯＳ‐ＦＥＴ１２，１４に直列に制御素子を接
続したが、並列に接続することもできる。図１３はその
一例で、ＣＭＯＳインバータを構成するｐチャネルＭＯ
Ｓ‐ＦＥＴ１２、ｎチャネルＭＯＳ‐ＦＥＴ１４のソー
スを抵抗Ｒ１，Ｒ２を介して電源ＶDD，ＶSSにそれぞれ
接続し、遅延時間制御用ｎチャネルＭＯＳ‐ＦＥＴ１６
をｐチャネルＭＯＳ‐ＦＥＴ１２、ｎチャネルＭＯＳ‐
ＦＥＴ１４、抵抗Ｒ２に並列に接続し、遅延時間制御用
ｐチャネルＭＯＳ‐ＦＥＴ１８を抵抗Ｒ１、ｐチャネル
ＭＯＳ‐ＦＥＴ１２、ｎチャネルＭＯＳ‐ＦＥＴ１４に
並列に接続したものである。ｎチャネルＭＯＳ‐ＦＥＴ
１６、ｐチャネルＭＯＳ‐ＦＥＴ１８の各ゲートに各々
入力される電圧ｖ２，ｖ１により遅延時間が制御され
る。ただし、この場合、制御電圧ｖ１，ｖ２の増減と遅
延時間の増減の関係は図１２以前のものと逆となる。
【００２５】
【発明の効果】以上説明したように、この発明によれ
ば、ＣＭＯＳゲートが入出力間に遅延時間を有し、かつ
その遅延時間がＣＭＯＳゲートの電源電圧により変化す
ることを利用して、ＣＭＯＳゲート回路を複数段縦列接
続しかつこれらＣＭＯＳゲートの電源路に電圧制御手段
を設け、この電圧制御手段によってＣＭＯＳゲートの印
加電圧を制御するようにしたので、容易に遅延時間の制
御を行なうことができる。また、複数段のＣＭＯＳゲー
ト回路の印加電圧を共通に制御するので、ＣＭＯＳゲー
ト回路の段数が多くても電圧制御手段の構成は簡単です
み、制御も容易である。また、従来のＢＢＤ，ＣＣＤ、
シフトレジスタ等による遅延回路のように原信号をクロ
ックでサンプリングして転送するものでなく、原信号を
そのままの形で連続的に遅延するので、例えば時間軸に
アナログ情報を有するパルス周波数変調信号のうな信号
に対しても位相誤差を生じることなく遅延することがで
きる。
ば、ＣＭＯＳゲートが入出力間に遅延時間を有し、かつ
その遅延時間がＣＭＯＳゲートの電源電圧により変化す
ることを利用して、ＣＭＯＳゲート回路を複数段縦列接
続しかつこれらＣＭＯＳゲートの電源路に電圧制御手段
を設け、この電圧制御手段によってＣＭＯＳゲートの印
加電圧を制御するようにしたので、容易に遅延時間の制
御を行なうことができる。また、複数段のＣＭＯＳゲー
ト回路の印加電圧を共通に制御するので、ＣＭＯＳゲー
ト回路の段数が多くても電圧制御手段の構成は簡単です
み、制御も容易である。また、従来のＢＢＤ，ＣＣＤ、
シフトレジスタ等による遅延回路のように原信号をクロ
ックでサンプリングして転送するものでなく、原信号を
そのままの形で連続的に遅延するので、例えば時間軸に
アナログ情報を有するパルス周波数変調信号のうな信号
に対しても位相誤差を生じることなく遅延することがで
きる。
【００２６】また、単一のＣＭＯＳゲート回路の周波数
帯域は広く、かなり高い周波数帯域を持つ入力信号に対
しても、余裕を持って追従することができる。これはこ
の発明のように多段接続して比較的長い遅延時間の遅延
回路を作ったとしても、やはり高い周波数で使用可能で
ある。通常１段のＣＭＯＳゲート回路の帯域は１００MH
z 程もあり、ビデオ信号は１０MHz 前後で使用されるの
で、ビデオ信号の遅延用に用いても周波数特性に歪がな
い領域で使用できる。
帯域は広く、かなり高い周波数帯域を持つ入力信号に対
しても、余裕を持って追従することができる。これはこ
の発明のように多段接続して比較的長い遅延時間の遅延
回路を作ったとしても、やはり高い周波数で使用可能で
ある。通常１段のＣＭＯＳゲート回路の帯域は１００MH
z 程もあり、ビデオ信号は１０MHz 前後で使用されるの
で、ビデオ信号の遅延用に用いても周波数特性に歪がな
い領域で使用できる。
【００２７】また、この発明の信号遅延回路はコンデン
サを用いないので集積化しやすく、しかもＣＭＯＳゲー
ト回路の多段接続回路は、集積化すると、各ＣＭＯＳゲ
ート回路の特性が均一となるので、管理し易くなる。し
かも、コンデンサを用いた場合のような浮遊容量の影響
もないので、高精度に遅延時間を制御できる。
サを用いないので集積化しやすく、しかもＣＭＯＳゲー
ト回路の多段接続回路は、集積化すると、各ＣＭＯＳゲ
ート回路の特性が均一となるので、管理し易くなる。し
かも、コンデンサを用いた場合のような浮遊容量の影響
もないので、高精度に遅延時間を制御できる。
【００２８】さらには、ＣＭＯＳゲート回路は前述のよ
うにｐチャネルＭＯＳ‐ＦＥＴとｎチャネルＭＯＳ‐Ｆ
ＥＴで構成されるが、製造時には各々正反対の特性のも
のを作るのは難しく、入力信号が正と負では遅延時間が
異なってしまう。ところが、ＣＭＯＳゲート回路の多段
接続では、前後のＣＭＯＳゲート回路が遅延されたパル
スのデューティの不揃いをパルス反転時に補い合うの
で、遅延時間の差が累積されず、したがって、信号の遅
延過程で歪まず、位相誤差を低く押えることができる。
うにｐチャネルＭＯＳ‐ＦＥＴとｎチャネルＭＯＳ‐Ｆ
ＥＴで構成されるが、製造時には各々正反対の特性のも
のを作るのは難しく、入力信号が正と負では遅延時間が
異なってしまう。ところが、ＣＭＯＳゲート回路の多段
接続では、前後のＣＭＯＳゲート回路が遅延されたパル
スのデューティの不揃いをパルス反転時に補い合うの
で、遅延時間の差が累積されず、したがって、信号の遅
延過程で歪まず、位相誤差を低く押えることができる。
【００２９】また、多数段のＣＭＯＳゲート回路は同一
基板上に構成されているので、遅延特性がよく揃い、電
源電圧変化に対す遅延時間変化特性もよく揃うので、遅
延時間の可変制御の管理も非常にしやすいものとなる。
基板上に構成されているので、遅延特性がよく揃い、電
源電圧変化に対す遅延時間変化特性もよく揃うので、遅
延時間の可変制御の管理も非常にしやすいものとなる。
【図１】 この発明の一実施例を示す回路図である。
【図２】 ＣＭＯＳゲート回路を示す回路図である。
【図３】 図２のＣＭＯＳゲート回路における電源電圧
‐遅延時間特性を示す特性図である。
‐遅延時間特性を示す特性図である。
【図４】 図２のＣＭＯＳインバータ１０を複数段縦列
接続して長い遅延時間を得る状態を示す回路図である。
接続して長い遅延時間を得る状態を示す回路図である。
【図５】 図２のＣＭＯＳインバータ１０を８０段縦列
接続した場合の電源電圧‐遅延時間特性を示す特性図で
ある。
接続した場合の電源電圧‐遅延時間特性を示す特性図で
ある。
【図６】 単一のＣＭＯＳゲート回路に電圧制御手段を
付加した構成例を示す回路図である。
付加した構成例を示す回路図である。
【図７】 図６の回路のＩＣパターンの一例である。
【図８】 電圧制御手段の他の実施例を示す回路図であ
る。
る。
【図９】 電圧制御手段の他の実施例を示す回路図であ
る。
る。
【図１０】 電圧制御手段の他の実施例を示す回路図で
ある。
ある。
【図１１】 電圧制御手段の他の実施例を示す回路図で
ある。
ある。
【図１２】 電圧制御手段の他の実施例を示す回路図で
ある。
ある。
【図１３】 電圧制御手段の他の実施例を示す回路図で
ある。
ある。
１０−１乃至１０−ｎ ＣＭＯＳゲート縦列接続回路 １２ ＣＭＯＳゲート回路を構成するｐチャネルＭＯＳ
‐ＦＥＴ １３ 入力端子 １４ ＣＭＯＳゲート回路を構成するｎチャネルＭＯＳ
‐ＦＥＴ １５ 出力端子 １６，２４，３６ 遅延時間制御用ｐチャネルＭＯＳ‐
ＦＥＴ（電圧制御手段） １８，２６，３８ 遅延時間制御用ｎチャネルＭＯＳ‐
ＦＥＴ（電圧制御手段） ２０，２２ 遅延時間制御用電圧入力端子 ３１ ＩＣ（同一基板）
‐ＦＥＴ １３ 入力端子 １４ ＣＭＯＳゲート回路を構成するｎチャネルＭＯＳ
‐ＦＥＴ １５ 出力端子 １６，２４，３６ 遅延時間制御用ｐチャネルＭＯＳ‐
ＦＥＴ（電圧制御手段） １８，２６，３８ 遅延時間制御用ｎチャネルＭＯＳ‐
ＦＥＴ（電圧制御手段） ２０，２２ 遅延時間制御用電圧入力端子 ３１ ＩＣ（同一基板）
Claims (1)
- 【請求項１】ＣＭＯＳゲート回路を多数段縦列接続して
構成され、時間軸にアナログ情報を有し当該時間軸を制
御すべき二値化信号を入力して、ＣＭＯＳゲート回路自
身の信号遅延特性を利用して各段で順次遅延して出力す
るＣＭＯＳゲート縦列接続回路と、 前記ＣＭＯＳゲート回路の電源路に設けられて、これら
各ＣＭＯＳゲート回路に印加される電圧を共通にかつ任
意の値に制御することにより、前記ＣＭＯＳゲート縦列
接続回路の入出力間における信号遅延時間を任意の値に
制御して、前記二値化信号の時間軸を所望の状態に制御
する電圧制御手段とを具備してなり、 前記多数段縦列接続されたＣＭＯＳゲート回路が同一基
板上に構成されていることを特徴とする信号遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247221A JPH0645892A (ja) | 1992-08-24 | 1992-08-24 | 信号遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247221A JPH0645892A (ja) | 1992-08-24 | 1992-08-24 | 信号遅延回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16078484A Division JPS6139721A (ja) | 1984-07-31 | 1984-07-31 | 信号遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645892A true JPH0645892A (ja) | 1994-02-18 |
Family
ID=17160255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4247221A Pending JPH0645892A (ja) | 1992-08-24 | 1992-08-24 | 信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645892A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001520431A (ja) * | 1997-10-10 | 2001-10-30 | ラムバス インコーポレイテッド | デバイスのタイミングを補償する装置及び方法 |
| KR100422442B1 (ko) * | 2000-12-08 | 2004-03-11 | 삼성전자주식회사 | 전류원을 사용한 지연회로 |
| JP2007043661A (ja) * | 2005-06-30 | 2007-02-15 | Oki Electric Ind Co Ltd | 遅延回路 |
| JP2008059741A (ja) * | 2006-08-31 | 2008-03-13 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| WO2009072268A1 (ja) * | 2007-12-04 | 2009-06-11 | Advantest Corporation | 遅延回路、多段遅延回路ならびにそれらを利用した時間デジタル変換器、半導体試験装置、リング発振器および遅延ロックループ回路 |
| JP2014042314A (ja) * | 2007-11-29 | 2014-03-06 | Nlt Technologies Ltd | 可変遅延線及び可変遅延線を備えた表示装置及びシステム |
| KR20240065082A (ko) | 2021-09-24 | 2024-05-14 | 도레이 카부시키가이샤 | 경화막 형성용 실록산 수지 조성물, 경화막 및 폴리실록산의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53106532A (en) * | 1977-02-28 | 1978-09-16 | Toshiba Corp | Logic circuit |
| JPS58137327A (ja) * | 1982-02-10 | 1983-08-15 | Toshiba Corp | 半導体集積回路 |
-
1992
- 1992-08-24 JP JP4247221A patent/JPH0645892A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53106532A (en) * | 1977-02-28 | 1978-09-16 | Toshiba Corp | Logic circuit |
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| JP2014042314A (ja) * | 2007-11-29 | 2014-03-06 | Nlt Technologies Ltd | 可変遅延線及び可変遅延線を備えた表示装置及びシステム |
| WO2009072268A1 (ja) * | 2007-12-04 | 2009-06-11 | Advantest Corporation | 遅延回路、多段遅延回路ならびにそれらを利用した時間デジタル変換器、半導体試験装置、リング発振器および遅延ロックループ回路 |
| US8269553B2 (en) | 2007-12-04 | 2012-09-18 | Advantest Corporation | Delay circuit |
| JP5190467B2 (ja) * | 2007-12-04 | 2013-04-24 | 株式会社アドバンテスト | 遅延回路、多段遅延回路ならびにそれらを利用した時間デジタル変換器、半導体試験装置、リング発振器および遅延ロックループ回路 |
| KR20240065082A (ko) | 2021-09-24 | 2024-05-14 | 도레이 카부시키가이샤 | 경화막 형성용 실록산 수지 조성물, 경화막 및 폴리실록산의 제조 방법 |
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