JPH0645898A - 電力制御装置 - Google Patents
電力制御装置Info
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- JPH0645898A JPH0645898A JP5062066A JP6206693A JPH0645898A JP H0645898 A JPH0645898 A JP H0645898A JP 5062066 A JP5062066 A JP 5062066A JP 6206693 A JP6206693 A JP 6206693A JP H0645898 A JPH0645898 A JP H0645898A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
- Power Conversion In General (AREA)
- Circuit Arrangements For Discharge Lamps (AREA)
Abstract
(57)【要約】
【目的】 高電位側の浮動的なスイッチ制御トランジス
タの誤ったトリガーを妨げる電力制御装置を提供する。 【構成】 高電位側駆動回路（１００）の一対の差動制
御入力の各々が、Ｖｄｄｈ−１．５ボルト及びＶｄｄｈ
−２．５ボルトにそれぞれ設定される第１及び第２のし
きい値をもつ一対の比較器（１１４〜１２１）にそれぞ
れ結合される。論理ブロック（１０４）は、２入力制御
線上の信号であって、一方がＶｄｄｈ−１．５ボルトの
しきい値以下であり、他方がＶｄｄｈ−２．５ボルトの
しきい値以下のもののみを認識する。２入力制御線の少
なくとも一方の信号がＶｄｄｈ−１．５ボルト及びＶｄ
ｄｈ−２．５ボルトの間のとき、論理ブロック（１０
４）は、負荷に接続した高電圧スイッチングトランジス
タを制御するフリップフロップ（１１０）の状態の変化
を妨げる。
タの誤ったトリガーを妨げる電力制御装置を提供する。 【構成】 高電位側駆動回路（１００）の一対の差動制
御入力の各々が、Ｖｄｄｈ−１．５ボルト及びＶｄｄｈ
−２．５ボルトにそれぞれ設定される第１及び第２のし
きい値をもつ一対の比較器（１１４〜１２１）にそれぞ
れ結合される。論理ブロック（１０４）は、２入力制御
線上の信号であって、一方がＶｄｄｈ−１．５ボルトの
しきい値以下であり、他方がＶｄｄｈ−２．５ボルトの
しきい値以下のもののみを認識する。２入力制御線の少
なくとも一方の信号がＶｄｄｈ−１．５ボルト及びＶｄ
ｄｈ−２．５ボルトの間のとき、論理ブロック（１０
４）は、負荷に接続した高電圧スイッチングトランジス
タを制御するフリップフロップ（１１０）の状態の変化
を妨げる。
Description
【０００１】
【産業上の利用分野】本発明は、電子的な電力制御装置
に係り、特に、片側ブリッジ及び完全ブリッジの多段構
成において電動機や他の負荷への高電圧の切換えを行う
金属酸化膜半導体電界効果トランジスタ（以下、「ＭＯ
ＳＦＥＴ」と記す）や絶縁ゲートパイボーラトランジス
タのような金属酸化膜半導体ゲート装置に関する。
に係り、特に、片側ブリッジ及び完全ブリッジの多段構
成において電動機や他の負荷への高電圧の切換えを行う
金属酸化膜半導体電界効果トランジスタ（以下、「ＭＯ
ＳＦＥＴ」と記す）や絶縁ゲートパイボーラトランジス
タのような金属酸化膜半導体ゲート装置に関する。
【０００２】
【従来の技術】ディジタル論理は、とりわけ現実のスイ
ッチングを行う高電流、高電圧のＭＯＳＦＥＴを用い
て、電力を負荷に印加したり遮断したりするほぼ理想的
な機構である。しかし、電動機や蛍光光源のような多く
の負荷は、大部分のディジタル論理によって使用される
直流（ＤＣ）５ボルトよりも、大体高い電圧で作動す
る。ある形態のレベルシフトが、高電圧で浮動するＭＯ
ＳＦＥＴスイッチと接地と基準電位とするディジタル論
理とを結合するために要求される。
ッチングを行う高電流、高電圧のＭＯＳＦＥＴを用い
て、電力を負荷に印加したり遮断したりするほぼ理想的
な機構である。しかし、電動機や蛍光光源のような多く
の負荷は、大部分のディジタル論理によって使用される
直流（ＤＣ）５ボルトよりも、大体高い電圧で作動す
る。ある形態のレベルシフトが、高電圧で浮動するＭＯ
ＳＦＥＴスイッチと接地と基準電位とするディジタル論
理とを結合するために要求される。
【０００３】図１は、蛍光光源１２を駆動するための片
側ブリッジ回路１０を示している。一対のＭＯＳＦＥＴ
１４及び１６は、それらの接続を、接地と正の高電圧電
位（＋ＨＶ）との間にて切り換える。従って、光源１２
の低電位端は、接地と＋ＨＶとの間において、コンデン
サ１７及びインダクタ１８からなるインピーダンス整合
回路を通し駆動される。発振器１９は、低電位側の駆動
回路２０に接続されており、この駆動回路２０は、トラ
ンジスタ１６のゲート、及びトランジスタ１４のゲート
を制御する高電位側の駆動回路２２を制御する。トラン
ジスタ１４が導通する時には、トランジスタ１６が非導
通となり、そして、その逆もまた同様である。ロジック
電源電圧（Ｖｄｄ）は、低電位側の駆動回路２０に直接
供給され、高電位側の駆動回路２２には、ブートストラ
ップダイオード２４及びブートストラップコンデンサ２
６の補助により間接的に供給される。低電位側の駆動回
路２０は、一対の制御線２８及び３０を通じて高電位側
の駆動回路２２を制御する。高り電位側の駆動回路２２
における比較器は、両線２８及び３０の間の相対的な電
圧に応じて、スイッチイングトランジスタ１４を導通及
び非導通にラッチする。
側ブリッジ回路１０を示している。一対のＭＯＳＦＥＴ
１４及び１６は、それらの接続を、接地と正の高電圧電
位（＋ＨＶ）との間にて切り換える。従って、光源１２
の低電位端は、接地と＋ＨＶとの間において、コンデン
サ１７及びインダクタ１８からなるインピーダンス整合
回路を通し駆動される。発振器１９は、低電位側の駆動
回路２０に接続されており、この駆動回路２０は、トラ
ンジスタ１６のゲート、及びトランジスタ１４のゲート
を制御する高電位側の駆動回路２２を制御する。トラン
ジスタ１４が導通する時には、トランジスタ１６が非導
通となり、そして、その逆もまた同様である。ロジック
電源電圧（Ｖｄｄ）は、低電位側の駆動回路２０に直接
供給され、高電位側の駆動回路２２には、ブートストラ
ップダイオード２４及びブートストラップコンデンサ２
６の補助により間接的に供給される。低電位側の駆動回
路２０は、一対の制御線２８及び３０を通じて高電位側
の駆動回路２２を制御する。高り電位側の駆動回路２２
における比較器は、両線２８及び３０の間の相対的な電
圧に応じて、スイッチイングトランジスタ１４を導通及
び非導通にラッチする。
【０００４】図２は、低電位側の駆動回路２０の基本的
な機能部品を示しており、この駆動回路２０は、線形レ
ギュレータ４０、ヒステリシスをもつインバータ４２、
低電圧ロックアウト回路４４、ヒステリシスをもつバッ
ファ４６、ＮＡＮＤゲート４８、パルス回路５０、一対
のトランジスタ５２及び５４、並びにトランジスタ１６
のゲートを制御する出力反転駆動回路５６からなってい
る。入力５８は制御信号を受けるが、この制御信号は、
ＮＡＮＤゲート４８においてロックアウト回路４４から
の低電圧信号と結合される。もしもロジック電源電圧Ｖ
ｄｄが所定しきい値以下に下がると、駆動回路５６は、
トランジスタ１６を導通させることを妨げられる。入力
６０は反転制御信号を受けるが、この反転制御信号は、
トランジスタ５２又はトランジスタ５４の一方を導通し
他方を非導通にするように脈動させることにより、トラ
ンジスタ１４を導通及び非導通にする。線２８或いは３
０のどちらが他の線よりもより低い電位かが、高電位側
の駆動回路２２により感知され、そして最後にはトラン
ジスタ１４のゲートを制御するために使用される。
な機能部品を示しており、この駆動回路２０は、線形レ
ギュレータ４０、ヒステリシスをもつインバータ４２、
低電圧ロックアウト回路４４、ヒステリシスをもつバッ
ファ４６、ＮＡＮＤゲート４８、パルス回路５０、一対
のトランジスタ５２及び５４、並びにトランジスタ１６
のゲートを制御する出力反転駆動回路５６からなってい
る。入力５８は制御信号を受けるが、この制御信号は、
ＮＡＮＤゲート４８においてロックアウト回路４４から
の低電圧信号と結合される。もしもロジック電源電圧Ｖ
ｄｄが所定しきい値以下に下がると、駆動回路５６は、
トランジスタ１６を導通させることを妨げられる。入力
６０は反転制御信号を受けるが、この反転制御信号は、
トランジスタ５２又はトランジスタ５４の一方を導通し
他方を非導通にするように脈動させることにより、トラ
ンジスタ１４を導通及び非導通にする。線２８或いは３
０のどちらが他の線よりもより低い電位かが、高電位側
の駆動回路２２により感知され、そして最後にはトラン
ジスタ１４のゲートを制御するために使用される。
【０００５】図３は、高電位側の駆動回路２２を示して
おり、この駆動回路２２は、線形レギュレータ７０、弁
別器７２、低電圧ロックアウト回路７４、ＡＮＤゲート
７６、フリップフロップ７８、出力駆動回路８０、一対
の定電流源８２及び８４、一対のトランジスタ８６及び
８８、一対のツェナーダイオード９０及び９２、並びに
一対のプルアップ抵抗９４及び９６からなっている。出
力９８は、駆動回路８０及びトランジスタ１４のゲート
に接続されている。基準共通端子９９はトランジスタ１
４のソースに接続されて、ある場合には、回路１０にお
ける接地電位以下から＋ＨＶ以上に変動し得る。ダイオ
ード２４は、これらの変動を利用して供給電圧Ｖｄｄｈ
を提供する。もしも供給電圧Ｖｄｄｈが所定しきい値以
下に下がると、駆動回路８０は、トランジスタ１４を導
通させることを妨げられる。共通のソース構成における
両トランジスタ８６及び８８は、高インピーダンスの比
較器入力を提供して両線２８及び３０を制御する。もし
も線３０の電圧が、所定しきい値、例えば、Ｖｄｄｈ−
１．５ボルトよりもより負であり、そしてトランジスタ
５２（図２）が非導通でトランジスタ５４が導通であれ
ば、そのときには、フリップフロップ７８のセット入力
（Ｓ）は真となりトランジスタ１４（図１）を非導通に
する。もしも線２８の電圧が、前記所定しきい値よりも
負であり、そしてトランジスタ５４（図２）が非導通で
トランジスタ５２が導通であれば、そのときには、フリ
ップフロップ７８のリセット入力（Ｒ）が真となりトラ
ンジスタ１４を導通させる。表１はその制御機能をまと
めたものである。各符号Ｓ、Ｒ及びＱは、それぞれ、フ
リップフロップ７８のセット、リセット及び出力であ
る。最初の二列における星印は論理を表し、「Ｈ」は、
しきい値電位よりも小さい入力を示し、「Ｌ」は、しき
い値電位よりも小さくない入力を示す。
おり、この駆動回路２２は、線形レギュレータ７０、弁
別器７２、低電圧ロックアウト回路７４、ＡＮＤゲート
７６、フリップフロップ７８、出力駆動回路８０、一対
の定電流源８２及び８４、一対のトランジスタ８６及び
８８、一対のツェナーダイオード９０及び９２、並びに
一対のプルアップ抵抗９４及び９６からなっている。出
力９８は、駆動回路８０及びトランジスタ１４のゲート
に接続されている。基準共通端子９９はトランジスタ１
４のソースに接続されて、ある場合には、回路１０にお
ける接地電位以下から＋ＨＶ以上に変動し得る。ダイオ
ード２４は、これらの変動を利用して供給電圧Ｖｄｄｈ
を提供する。もしも供給電圧Ｖｄｄｈが所定しきい値以
下に下がると、駆動回路８０は、トランジスタ１４を導
通させることを妨げられる。共通のソース構成における
両トランジスタ８６及び８８は、高インピーダンスの比
較器入力を提供して両線２８及び３０を制御する。もし
も線３０の電圧が、所定しきい値、例えば、Ｖｄｄｈ−
１．５ボルトよりもより負であり、そしてトランジスタ
５２（図２）が非導通でトランジスタ５４が導通であれ
ば、そのときには、フリップフロップ７８のセット入力
（Ｓ）は真となりトランジスタ１４（図１）を非導通に
する。もしも線２８の電圧が、前記所定しきい値よりも
負であり、そしてトランジスタ５４（図２）が非導通で
トランジスタ５２が導通であれば、そのときには、フリ
ップフロップ７８のリセット入力（Ｒ）が真となりトラ
ンジスタ１４を導通させる。表１はその制御機能をまと
めたものである。各符号Ｓ、Ｒ及びＱは、それぞれ、フ
リップフロップ７８のセット、リセット及び出力であ
る。最初の二列における星印は論理を表し、「Ｈ」は、
しきい値電位よりも小さい入力を示し、「Ｌ」は、しき
い値電位よりも小さくない入力を示す。
【０００６】
【表１】
【０００７】一つの問題が、そのような簡単な入力及び
論理を伴う弁別器７２において明白になる。各線２８及
び３０において雑音は容易に誘導され、そして適当な回
路１０の動作はコモンモードノイズ排除の高い度合に依
存する。もしも不均衡が各線２８及び３０の間に現れる
ならば、そのような不均衡は、配線の漂遊容量が等しく
なったり高周波環境と共に起こり得るのだが、トランジ
スタ１４に誤ったトリガーが起こり得る。もしもこれら
の誤ったトリガーが、トランジスタ１６が導通している
間に起これば、これらは非常に重大である。なぜなら
ば、＋ＨＶは瞬間的に短絡路を見い出してトランジスタ
１４を介して接地し、高電流パルスを生じさせるからで
ある。
論理を伴う弁別器７２において明白になる。各線２８及
び３０において雑音は容易に誘導され、そして適当な回
路１０の動作はコモンモードノイズ排除の高い度合に依
存する。もしも不均衡が各線２８及び３０の間に現れる
ならば、そのような不均衡は、配線の漂遊容量が等しく
なったり高周波環境と共に起こり得るのだが、トランジ
スタ１４に誤ったトリガーが起こり得る。もしもこれら
の誤ったトリガーが、トランジスタ１６が導通している
間に起これば、これらは非常に重大である。なぜなら
ば、＋ＨＶは瞬間的に短絡路を見い出してトランジスタ
１４を介して接地し、高電流パルスを生じさせるからで
ある。
【０００８】高電位側の駆動回路は、各制御線の速いコ
モンモード回転により引き起こされる誤ったトリガーか
ら免れることを必要とする。比較器の改善されたしきい
値領域は、意図的でない状態変化をトリガーする様な制
御線のわずかな不整合を阻止することを必要とされる。
モンモード回転により引き起こされる誤ったトリガーか
ら免れることを必要とする。比較器の改善されたしきい
値領域は、意図的でない状態変化をトリガーする様な制
御線のわずかな不整合を阻止することを必要とされる。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、高電位側の浮動的なスイッチ制御トランジスタの誤
ったトリガーを妨げる電力制御装置を提供することにあ
る。
は、高電位側の浮動的なスイッチ制御トランジスタの誤
ったトリガーを妨げる電力制御装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】簡単には、本発明の一実
施例は、一対の差動制御入力からなる高電位側の駆動回
路であって、差動制御入力の各々は、Ｖｄｄｈ−１．５
ボルト及びＶｄｄｈ−２．５ボルトにそれぞれ設定トさ
れる第１及び第２のしきい値をもつ一対の比較器にそれ
ぞれ結合される。セットリセットフリップフロップの前
の論理ブロックは、制御線上の信号であって、一方はＶ
ｄｄｈ−１．５ボルトのしきい値以下であり、他方はＶ
ｄｄｈ−２．５ボルトのしきい値を超えるもののみを認
識する。もしも制御線の一方或いは双方上の信号がＶｄ
ｄｈ−１．５ボルト及びＶｄｄｈ−２．５ボルトの間に
あれば、論理ブロックは負荷に接続された高電圧スイッ
チングトランジスタを制御するフリップフロップの状態
の変化を妨げる。更に、高電位側の駆動回路は、初期の
電力上昇段階における高電位側のスイチングトランジス
タの誤動作を防ぐための低電圧ロックアウト回路を含
む。
施例は、一対の差動制御入力からなる高電位側の駆動回
路であって、差動制御入力の各々は、Ｖｄｄｈ−１．５
ボルト及びＶｄｄｈ−２．５ボルトにそれぞれ設定トさ
れる第１及び第２のしきい値をもつ一対の比較器にそれ
ぞれ結合される。セットリセットフリップフロップの前
の論理ブロックは、制御線上の信号であって、一方はＶ
ｄｄｈ−１．５ボルトのしきい値以下であり、他方はＶ
ｄｄｈ−２．５ボルトのしきい値を超えるもののみを認
識する。もしも制御線の一方或いは双方上の信号がＶｄ
ｄｈ−１．５ボルト及びＶｄｄｈ−２．５ボルトの間に
あれば、論理ブロックは負荷に接続された高電圧スイッ
チングトランジスタを制御するフリップフロップの状態
の変化を妨げる。更に、高電位側の駆動回路は、初期の
電力上昇段階における高電位側のスイチングトランジス
タの誤動作を防ぐための低電圧ロックアウト回路を含
む。
【００１１】
【発明の効果】本発明の利点は、制御入力におけるコモ
ンモード排除能力を増大した高電位側の駆動回路が提供
されることである。
ンモード排除能力を増大した高電位側の駆動回路が提供
されることである。
【００１２】本発明のもう一つの利点は、負荷の高周波
かつ高電圧のスイッチングによる出力の誤ったトリガー
をほぼ取り除く高電位側の駆動回路が提供されることで
ある。
かつ高電圧のスイッチングによる出力の誤ったトリガー
をほぼ取り除く高電位側の駆動回路が提供されることで
ある。
【００１３】本発明のもう一つの利点は、印刷回路基板
上の配線と部品配置の管理にとってより敏感でない高電
位側の駆動回路が提供されることである。
上の配線と部品配置の管理にとってより敏感でない高電
位側の駆動回路が提供されることである。
【００１４】本発明のもう一つの利点は、高電位側の駆
動回路が少数の回路素子で与えられることである。
動回路が少数の回路素子で与えられることである。
【００１５】本発明のこれら及び他の目的及び利点は、
いくつかの図面で示される実施例についての次の詳細な
記述を読んだ後には、当業者にとって疑いもなく明らか
になるだろう。
いくつかの図面で示される実施例についての次の詳細な
記述を読んだ後には、当業者にとって疑いもなく明らか
になるだろう。
【００１６】
【実施例】図４において、本発明の第１の実施例は、高
電位側のトランジスタ駆動回路１００であって、この駆
動回路１００は、線形レギュレータ１０２、４入力の論
理ブロック１０４、低電圧ロックアウト回路１０６、Ａ
ＮＤゲート１０８、フリップフロップ１１０、出力駆動
回路１１２、４個一組の定電流源１１４〜１１７、４個
一組のトランジスタ１１８〜１２１、一対のツェナーダ
イオード１２２及び１２４、そして一対の入力プルアッ
プ抵抗１２６及び１２８からなる。出力１３０は、駆動
回路１１２を外部の高電圧スイッチングトランジスタ
（例えば、図１のトランジスタ１４）のゲートに結合す
る。基準端子１３２は前記外部のスイッチングトランジ
スタのソースに接続されている。一対の制御入力線１３
４及び１３６は、低電位側駆動回路（例えば、図１の低
電位側駆動回路２０）からの差動信号を受ける。トラン
ジスタ１２０及び１１９は、定電流源１１６及び１１５
と共に、論理ブロック１０４の入力「Ａ１」及び「Ｂ
１」に対する１．５ボルトの比較器機能をそれぞれ形成
する。トランジスタ１２１及び１１８は、定電流源１１
７及び１１４と共に、論理ブロック１０４の入力「Ａ
２」及び「Ｂ２」に対する２．５ボルトの比較器機能を
それぞれ形成する。線１３４上の電圧が、基準として働
くＶｄｄｈよりも１．５ボルト以上降下するときは、常
に入力「Ａ１」は真である。線１３４上の電圧が、Ｖｄ
ｄｈよりも２．５ボルト以上降下するときは、常に入力
「Ａ２」は真である。線１３６上の電圧が、Ｖｄｄｈよ
りも１．５ボルト以上降下するときは、常に入力「Ｂ
１」は真である。線１３６上の電圧が、Ｖｄｄｈよりも
２．５ボルト以上降下するときは、常に入力「Ｂ２」は
真である。論理ブロック１０４は、制御線１３４及び１
３６上の信号であって一方はＶｄｄｈ−１．５ボルトの
しきい値以下であり、他方はＶｄｄｈ−２．５ボルトの
しきい値以下のもののみを認識する様になっている。も
しも各制御線１３４及び１３６の一方若しくは双方の信
号がＶｄｄｈ−１．５ボルト及びＶｄｄｈ−２．５ボル
トの間であるか、又は双方がＶｄｄｈ−１．５ボルトよ
りもより小さくないか、又は双方がＶｄｄｈ−２．５ボ
ルトよりも小さければ、論理ブロック１０４は、フリッ
プフロップ１１０の状態の変化を妨げる。表２は、その
各論理状態をまとめたもので、同各論理状態は、線１３
４上の入力電圧（Ｘ）及び線１３６上の入力電圧（Ｙ）
の色々な組合せに対する結果として生ずる。これらの電
圧は、Ｖｄｄｈを基準とすれば負になるが、表２におい
てはその絶対値をもって負論理で示す。フリップフロッ
プ１１０のセット、リセット及び出力は、それぞれ、
「Ｓ」、「Ｒ」及び「Ｑ」とする。表２においては低電
圧状態は存在せず、「Ｒ」は論理ブロック１０４からの
みから受けると仮定している。表２の最初の２列におけ
る星印は、第１の電圧しきい値（ＶT1）が、Ｖｄｄｈ−
１．５ボルトを表し、そして第２の電圧しきい値
（ＶT2）が、Ｖｄｄｈ−２．５ボルトを表すという事実
に注意を促していることを意味する。
電位側のトランジスタ駆動回路１００であって、この駆
動回路１００は、線形レギュレータ１０２、４入力の論
理ブロック１０４、低電圧ロックアウト回路１０６、Ａ
ＮＤゲート１０８、フリップフロップ１１０、出力駆動
回路１１２、４個一組の定電流源１１４〜１１７、４個
一組のトランジスタ１１８〜１２１、一対のツェナーダ
イオード１２２及び１２４、そして一対の入力プルアッ
プ抵抗１２６及び１２８からなる。出力１３０は、駆動
回路１１２を外部の高電圧スイッチングトランジスタ
（例えば、図１のトランジスタ１４）のゲートに結合す
る。基準端子１３２は前記外部のスイッチングトランジ
スタのソースに接続されている。一対の制御入力線１３
４及び１３６は、低電位側駆動回路（例えば、図１の低
電位側駆動回路２０）からの差動信号を受ける。トラン
ジスタ１２０及び１１９は、定電流源１１６及び１１５
と共に、論理ブロック１０４の入力「Ａ１」及び「Ｂ
１」に対する１．５ボルトの比較器機能をそれぞれ形成
する。トランジスタ１２１及び１１８は、定電流源１１
７及び１１４と共に、論理ブロック１０４の入力「Ａ
２」及び「Ｂ２」に対する２．５ボルトの比較器機能を
それぞれ形成する。線１３４上の電圧が、基準として働
くＶｄｄｈよりも１．５ボルト以上降下するときは、常
に入力「Ａ１」は真である。線１３４上の電圧が、Ｖｄ
ｄｈよりも２．５ボルト以上降下するときは、常に入力
「Ａ２」は真である。線１３６上の電圧が、Ｖｄｄｈよ
りも１．５ボルト以上降下するときは、常に入力「Ｂ
１」は真である。線１３６上の電圧が、Ｖｄｄｈよりも
２．５ボルト以上降下するときは、常に入力「Ｂ２」は
真である。論理ブロック１０４は、制御線１３４及び１
３６上の信号であって一方はＶｄｄｈ−１．５ボルトの
しきい値以下であり、他方はＶｄｄｈ−２．５ボルトの
しきい値以下のもののみを認識する様になっている。も
しも各制御線１３４及び１３６の一方若しくは双方の信
号がＶｄｄｈ−１．５ボルト及びＶｄｄｈ−２．５ボル
トの間であるか、又は双方がＶｄｄｈ−１．５ボルトよ
りもより小さくないか、又は双方がＶｄｄｈ−２．５ボ
ルトよりも小さければ、論理ブロック１０４は、フリッ
プフロップ１１０の状態の変化を妨げる。表２は、その
各論理状態をまとめたもので、同各論理状態は、線１３
４上の入力電圧（Ｘ）及び線１３６上の入力電圧（Ｙ）
の色々な組合せに対する結果として生ずる。これらの電
圧は、Ｖｄｄｈを基準とすれば負になるが、表２におい
てはその絶対値をもって負論理で示す。フリップフロッ
プ１１０のセット、リセット及び出力は、それぞれ、
「Ｓ」、「Ｒ」及び「Ｑ」とする。表２においては低電
圧状態は存在せず、「Ｒ」は論理ブロック１０４からの
みから受けると仮定している。表２の最初の２列におけ
る星印は、第１の電圧しきい値（ＶT1）が、Ｖｄｄｈ−
１．５ボルトを表し、そして第２の電圧しきい値
（ＶT2）が、Ｖｄｄｈ−２．５ボルトを表すという事実
に注意を促していることを意味する。
【００１７】
【表２】 「ｎ／ｃ」は、状態の変化が無いことを示す。
【００１８】本発明の第２の実施例は図５において示さ
れ。２しきい値弁別器１５０は、線形レギュレータ及び
低電圧検出器が含まれていないことを除き、機能的に
は、高電位側の駆動回路１００と等価である。これらの
機能は外部的で提供することができる。弁別器１５０
は、複数の入力保護ツェナーダイオード１５２、一対の
降下抵抗１５６及び１５７を伴う一対のクランプダイオ
ード１５４及び１５５、一対の直列入力抵抗１５８、４
個一組の比較トランジスタ１６０〜１６３、４個一組の
定電流源１６４〜１６７、４個一組の論理保護ツェナー
ダイオード１６８〜１７１、論理ブロック１７２、フリ
ップフロップ１７４、ＮＡＮＤゲート１７６、並びに一
対の出力インバータ１７８及び１８０からなる。論理ブ
ロック１７２は複数のインバータ１８２、ＡＮＤゲート
１８４及びＮＡＮＤゲート１８６を含む。フリップフロ
ップ１７４は、一対のＮＯＲゲート１８８及び１９０に
より構成されている。２入力制御信号は一対の線１９２
及び１９４上に受けられ、そして出力線１９６は、共通
端子１９７に接続されたソースをもつ外部の高電位側の
高電圧スイッチングトランジスタのゲートを制御する。
低電圧制御信号は入力１９８で受ける。弁別器１５０を
作動させるための電源電圧（Ｖｄｄｈ）は端子１９９に
供給される。
れ。２しきい値弁別器１５０は、線形レギュレータ及び
低電圧検出器が含まれていないことを除き、機能的に
は、高電位側の駆動回路１００と等価である。これらの
機能は外部的で提供することができる。弁別器１５０
は、複数の入力保護ツェナーダイオード１５２、一対の
降下抵抗１５６及び１５７を伴う一対のクランプダイオ
ード１５４及び１５５、一対の直列入力抵抗１５８、４
個一組の比較トランジスタ１６０〜１６３、４個一組の
定電流源１６４〜１６７、４個一組の論理保護ツェナー
ダイオード１６８〜１７１、論理ブロック１７２、フリ
ップフロップ１７４、ＮＡＮＤゲート１７６、並びに一
対の出力インバータ１７８及び１８０からなる。論理ブ
ロック１７２は複数のインバータ１８２、ＡＮＤゲート
１８４及びＮＡＮＤゲート１８６を含む。フリップフロ
ップ１７４は、一対のＮＯＲゲート１８８及び１９０に
より構成されている。２入力制御信号は一対の線１９２
及び１９４上に受けられ、そして出力線１９６は、共通
端子１９７に接続されたソースをもつ外部の高電位側の
高電圧スイッチングトランジスタのゲートを制御する。
低電圧制御信号は入力１９８で受ける。弁別器１５０を
作動させるための電源電圧（Ｖｄｄｈ）は端子１９９に
供給される。
【００１９】上に述べた２つの異なるしきい値電圧は各
トランジスタ１６０〜１６３の相対的な寸法を調整する
ことにより得られる。代わりに、各トランジスタ１６０
〜１６３は同じ寸法として、各定電流源１６４〜１６７
を通る電流を２つのしきい値をセットするために個々に
調整しても良い。
トランジスタ１６０〜１６３の相対的な寸法を調整する
ことにより得られる。代わりに、各トランジスタ１６０
〜１６３は同じ寸法として、各定電流源１６４〜１６７
を通る電流を２つのしきい値をセットするために個々に
調整しても良い。
【００２０】更なる代案は、図６で示すように、弁別器
１５０に類似した弁別器１５０’として、抵抗１５６及
び１５７上の電圧タップを使用することである。トラン
ジスタ１６３のゲートは抵抗１５７上にタップをもつ。
トランジスタ１６１のゲートは、同様に、抵抗１５６上
にタップ接続されている。各定電流源１６５及び１６７
を伴う各トランジスタ１６１及び１６３は、１．５ボル
トのしきい値比較器を形成する。
１５０に類似した弁別器１５０’として、抵抗１５６及
び１５７上の電圧タップを使用することである。トラン
ジスタ１６３のゲートは抵抗１５７上にタップをもつ。
トランジスタ１６１のゲートは、同様に、抵抗１５６上
にタップ接続されている。各定電流源１６５及び１６７
を伴う各トランジスタ１６１及び１６３は、１．５ボル
トのしきい値比較器を形成する。
【００２１】本発明は、以下の様に各実施例に基いて述
べられてきたが、その開示は限定として解釈されるべき
でないことが理解されるべきである。色々な変更や変形
が、上記開示を読んだ後では、当業者にとって、疑いも
なく、明かとなるであろう。例えば、図４において、各
線１３４及び１３６の間の回路要素及び駆動回路１１２
は演算増幅器により置き換えることができ、この演算増
幅器は差動電圧入力を受けるように構成され、そしてそ
の非反転端子に小量の出力信号がフィードバックされ
る。これにより差動的なヒステリシス効果がつくり出さ
れ、出力状態を切換えるためには、制御線１３４及び１
３６の電圧の差が正帰還の量により設定されるある最小
値を超えねばならない。線形回路もまた、各制御線１３
４及び１３６を二つのしきい値に対して独立的に比較す
る構成において使用され得る。しかしながら、その現行
の技術の状態は、そのような線形回路が周波数領域にお
いて制限され、そして生産コストを増加させるという複
雑さのレベルを加えている。しかしながら、そのような
構成の制限は、これらの領域における将来の開発と共に
改善され得る。従って、付加的な各請求項は、本発明の
真の精神及び範囲内に属するすべての変更や変形を含む
ように解釈されることが意図されている。
べられてきたが、その開示は限定として解釈されるべき
でないことが理解されるべきである。色々な変更や変形
が、上記開示を読んだ後では、当業者にとって、疑いも
なく、明かとなるであろう。例えば、図４において、各
線１３４及び１３６の間の回路要素及び駆動回路１１２
は演算増幅器により置き換えることができ、この演算増
幅器は差動電圧入力を受けるように構成され、そしてそ
の非反転端子に小量の出力信号がフィードバックされ
る。これにより差動的なヒステリシス効果がつくり出さ
れ、出力状態を切換えるためには、制御線１３４及び１
３６の電圧の差が正帰還の量により設定されるある最小
値を超えねばならない。線形回路もまた、各制御線１３
４及び１３６を二つのしきい値に対して独立的に比較す
る構成において使用され得る。しかしながら、その現行
の技術の状態は、そのような線形回路が周波数領域にお
いて制限され、そして生産コストを増加させるという複
雑さのレベルを加えている。しかしながら、そのような
構成の制限は、これらの領域における将来の開発と共に
改善され得る。従って、付加的な各請求項は、本発明の
真の精神及び範囲内に属するすべての変更や変形を含む
ように解釈されることが意図されている。
【図１】従来の高電位側及び低電位側の駆動回路を伴う
半ブリッジ電力制御システムの図式的なブロック図であ
る。
半ブリッジ電力制御システムの図式的なブロック図であ
る。
【図２】図１の従来の低電位側の駆動回路の図式的なブ
ロック図である。
ロック図である。
【図３】図１の従来の高電位側の駆動回路の図式的なブ
ロック図である。
ロック図である。
【図４】本発明の第１実施例による２しきい値高電位側
駆動回路の図式的なブロック図である。
駆動回路の図式的なブロック図である。
【図５】本発明の第２実施例による２しきい値高電位側
駆動回路の図式的なブロック図である。
駆動回路の図式的なブロック図である。
【図６】図５の駆動回路の代替となる実施例による２し
きい値高電位側駆動回路の図式的なブロック図である。
きい値高電位側駆動回路の図式的なブロック図である。
１４，１６，１１８〜１２１，１６０〜１６７ 電界効
果トランジスタ １０４ 論理ブロック １０８ ＡＮＤゲート １１０ フリップフロップ １１２ 出力駆動回路 １１４〜１１７ 定電流源 １３４，１３６，１９２，１９４ 制御入力線
果トランジスタ １０４ 論理ブロック １０８ ＡＮＤゲート １１０ フリップフロップ １１２ 出力駆動回路 １１４〜１１７ 定電流源 １３４，１３６，１９２，１９４ 制御入力線
Claims (10)
- 【請求項１】 負荷に接続された高電位側の高電圧スイ
ッチングトランジスタが導通されるべきか非導通にされ
るべきかを信号で知らせるための第１及び第２の制御線
と、 前記第１及び第２の制御線に結合される第１しきい値を
もつ第１比較器と、 前記第１及び第２の制御線に結合されて前記第１しきい
値とは実質的に異なる第２しきい値をもつ第２比較器
と、 前記第１制御線上の信号が前記第１及び第２のしきい値
の双方を超え、かつ前記第２制御線上の信号が前記第１
及び第２のしきい値の双方以下であるとき、前記高電位
側の高電圧スイッチングトランジスタを導通させるため
の第１論理手段と、 前記第１制御線上の信号が前記第１及び第２のしきい値
の双方以下で、かつ前記第２制御線上の信号が前記第１
及び第２のしきい値の双方を超えるとき、前記高電位側
の高電圧スイッチングトランジスタを非導通にするため
の第２論理手段と、 を含む電力制御装置。 - 【請求項２】 請求項１記載の電力制御装置において、
前記第１比較器における前記第１しきい値が近似的に
１．５ボルトである電力制御装置。 - 【請求項３】 請求項１記載の電力制御装置において、
前記第２比較器における前記第２しきい値が近似的に
２．５ボルトである電力制御装置。 - 【請求項４】 請求項１記載の電力制御装置において、
前記第１及び第２の論理手段の各々が、フリップフロッ
プのセット及びリセットの各入力に対する各接続をもつ
ＮＡＮＤゲートを含む電力制御装置。 - 【請求項５】 請求項４記載の電力制御装置において、
前記フリップフロップが、前記高電圧スイッチングトラ
ンジスタのゲートを制御するためのバッファドライバを
制御する出力を有する電力制御装置。 - 【請求項６】 請求項１記載の電力制御装置において、
さらに、前記第１及び第２の制御線の各々に接続されて
同第１及び第２の制御線上に入力される各信号の電圧の
逸脱を制限する少なくとも一対のツェナーダイオードを
有するようにした電力制御装置。 - 【請求項７】 請求項１記載の電力制御装置において、
前記第１及び第２の比較器が、複数のトランジスタ及び
定電流源を含み、そして前記各トランジスタの相対的な
物理的寸法により決定される各しきい値を有するように
した電力制御装置。 - 【請求項８】 請求項１記載の電力制御装置において、
前記第１及び第２の比較器が、複数のトランジスタ及び
定電流源を含み、そして異なるレベルに設定された前記
各定電流源により決定される各しきい値を有するように
した電力制御装置。 - 【請求項９】 請求項１記載の電力制御装置において、
前記第１及び第２の比較器が、入力される各制御信号を
電圧降下させるための一対の抵抗、並びに複数のトラン
ジスタ及び定電流源を含み、そして、前記降下抵抗上の
タップにより決定される各しきい値を有するようにした
電力制御装置。 - 【請求項１０】 高電圧負荷に接続された完全ブリッジ
回路又は片側ブリッジ回路を制御するための高電位側ト
ランジスタ駆動装置において、 負荷が駆動されるべきか停止されるべきかを示す制御信
号を導くための第１及び第２の制御入力線と、 入力されるアナログ信号をディジタル信号に変換して出
力するように前記第１制御入力線上の前記制御信号を調
節する第１ヒステリシス手段であって、そのヒステリシ
スが前記ディジタル出力が状態を変化させるためには前
記入力アナログ信号が少なくとも二つの所定アナログ値
を通過する必要があるような第１ヒステリシス手段と、 入力されるアナログ信号をディジタル信号に変換して出
力するように前記第２制御入力線上の前記制御信号を調
節する第２ヒステリシス手段であって、そのヒステリシ
スが前記ディジタル出力が状態を変化させるためには前
記入力アナログ信号が少なくとも二つの所定アナログ値
を通過する必要があるような第２ヒステリシス手段と、 前記第１及び第２のヒステリシス手段の前記各ディジタ
ル出力を受け、そして高電圧負荷のための完全ブリッジ
又は片側半ブリッジスイッチング構成における高電位側
トランジスタを制御する出力をもつディジタルフリップ
フロップとを含む高電位側トランジスタ駆動装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/856,550 US5274274A (en) | 1992-03-23 | 1992-03-23 | Dual threshold differential discriminator |
| US856550 | 1992-03-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645898A true JPH0645898A (ja) | 1994-02-18 |
| JP3217181B2 JP3217181B2 (ja) | 2001-10-09 |
Family
ID=25323919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06206693A Expired - Lifetime JP3217181B2 (ja) | 1992-03-23 | 1993-03-22 | 電力制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5274274A (ja) |
| EP (1) | EP0562397B1 (ja) |
| JP (1) | JP3217181B2 (ja) |
| DE (1) | DE69311823T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010041818A (ja) * | 2008-08-05 | 2010-02-18 | Hitachi Ltd | レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 |
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1992
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1993
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|---|---|
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| EP0562397A3 (en) | 1993-10-27 |
| DE69311823T2 (de) | 1998-01-29 |
| EP0562397A2 (en) | 1993-09-29 |
| JP3217181B2 (ja) | 2001-10-09 |
| US5274274A (en) | 1993-12-28 |
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