JPH0645923A - 位相／周波数比較器 - Google Patents
位相／周波数比較器Info
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- JPH0645923A JPH0645923A JP5081073A JP8107393A JPH0645923A JP H0645923 A JPH0645923 A JP H0645923A JP 5081073 A JP5081073 A JP 5081073A JP 8107393 A JP8107393 A JP 8107393A JP H0645923 A JPH0645923 A JP H0645923A
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- Japan
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- gate
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- 230000000630 rising effect Effects 0.000 claims abstract description 9
- 230000005540 biological transmission Effects 0.000 claims abstract description 7
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 本発明は出力にパラシチックパルスのないチ
ャージポンプＰＬＬを用いて使われ、他方の出力が切り
替えられると最短パラシチックパルスが普通に一方の出
力に生じる位相／周波数比較器を提供することを目的と
する。 【構成】 本発明の位相／周波数比較器は、第１、第２
の論理信号が各々入力される２つの入力端と、第２の信
号に対して第１の信号の立ち上がり位相と同じ期間中ア
クティブ状態である第１の論理ゲートと、第１の信号に
対して第２の信号の立ち上がり位相と同じ期間中アクテ
ィブ状態である第２の論理ゲートとからなる。また位相
／周波数比較器は、第１のゲートをアクティブ状態に切
り換えやすい状態の第１のゲートへの伝送を保護するた
めの第２のゲートのアクティブ状態によって動作する第
１のスイッチング手段と、第２のゲートをアクティブ状
態に切り換えやすい状態の第２のゲートへの伝送を保護
するための第１のゲートのアクティブ状態によって動作
する第２のスイッチング手段とからなる。
ャージポンプＰＬＬを用いて使われ、他方の出力が切り
替えられると最短パラシチックパルスが普通に一方の出
力に生じる位相／周波数比較器を提供することを目的と
する。 【構成】 本発明の位相／周波数比較器は、第１、第２
の論理信号が各々入力される２つの入力端と、第２の信
号に対して第１の信号の立ち上がり位相と同じ期間中ア
クティブ状態である第１の論理ゲートと、第１の信号に
対して第２の信号の立ち上がり位相と同じ期間中アクテ
ィブ状態である第２の論理ゲートとからなる。また位相
／周波数比較器は、第１のゲートをアクティブ状態に切
り換えやすい状態の第１のゲートへの伝送を保護するた
めの第２のゲートのアクティブ状態によって動作する第
１のスイッチング手段と、第２のゲートをアクティブ状
態に切り換えやすい状態の第２のゲートへの伝送を保護
するための第１のゲートのアクティブ状態によって動作
する第２のスイッチング手段とからなる。
Description
【０００１】
【産業上の利用分野】本発明はフェーズロックループ
（以下ＰＬＬと称す）に用いられる位相／周波数比較器
に関し、特に第１の入力が第２の入力に対して立ち上が
り位相であるとき第１の出力は信号を出力し、また第２
の入力が第１の入力に対して立ち上がり位相であるとき
第２の出力は信号を出力する２入力２出力比較器に関す
る。
（以下ＰＬＬと称す）に用いられる位相／周波数比較器
に関し、特に第１の入力が第２の入力に対して立ち上が
り位相であるとき第１の出力は信号を出力し、また第２
の入力が第１の入力に対して立ち上がり位相であるとき
第２の出力は信号を出力する２入力２出力比較器に関す
る。
【０００２】
【従来の技術】図１はチャージポンプＰＬＬに一般的に
用いられる位相／周波数比較器を示す論理回路図であ
る。このような比較器やそれを用いたものは参考文献に
よって組み込まれた米国特許第3,610,954 号明細書に開
示されている。
用いられる位相／周波数比較器を示す論理回路図であ
る。このような比較器やそれを用いたものは参考文献に
よって組み込まれた米国特許第3,610,954 号明細書に開
示されている。
【０００３】比較されるべき位相／周波数比較器の入力
信号fA，fBは矩形信号の形式であり、各入力端子１０，
１２に供給される。各入力端子は各ＮＡＮＤゲート１
７，１８の第１の入力端に接続される。各ＮＡＮＤゲー
ト１４，１５の出力は各ＮＡＮＤゲート１７，１８の第
１の入力端に接続される。ＮＡＮＤゲート１７，１８の
出力は各ゲート１４，１５の第２の入力端にループバッ
クされる。またゲート１７，１８の出力も出力Ａ，Ｂに
接続される。
信号fA，fBは矩形信号の形式であり、各入力端子１０，
１２に供給される。各入力端子は各ＮＡＮＤゲート１
７，１８の第１の入力端に接続される。各ＮＡＮＤゲー
ト１４，１５の出力は各ＮＡＮＤゲート１７，１８の第
１の入力端に接続される。ＮＡＮＤゲート１７，１８の
出力は各ゲート１４，１５の第２の入力端にループバッ
クされる。またゲート１７，１８の出力も出力Ａ，Ｂに
接続される。
【０００４】また各ゲート１４，１５の出力はＮＡＮＤ
ゲート２０の各入力と各ＮＡＮＤゲート２２，２４の入
力に接続される。各ゲート２２，２４は各ＮＡＮＤ２
６，２８を用いてラット回路を形成する。各ラッチ回路
において、第１のゲートの１つの出力は第２のゲートの
自由入力端にループバックされ、第２のゲートの出力は
第１のゲートの自由入力端にループバックされる。各ゲ
ート２２，２４の出力は各ゲート１７，１８の第２の入
力に接続され、ゲート２０の他の各入力に接続される。
ゲート２０はゲート１７，１８の第３の入力に接続さ
れ、ゲート２６，２８の残りの入力に接続される。
ゲート２０の各入力と各ＮＡＮＤゲート２２，２４の入
力に接続される。各ゲート２２，２４は各ＮＡＮＤ２
６，２８を用いてラット回路を形成する。各ラッチ回路
において、第１のゲートの１つの出力は第２のゲートの
自由入力端にループバックされ、第２のゲートの出力は
第１のゲートの自由入力端にループバックされる。各ゲ
ート２２，２４の出力は各ゲート１７，１８の第２の入
力に接続され、ゲート２０の他の各入力に接続される。
ゲート２０はゲート１７，１８の第３の入力に接続さ
れ、ゲート２６，２８の残りの入力に接続される。
【０００５】信号fA，fBが１と仮定すると出力Ａ，Ｂは
１になる。この場合ゲート１４，１５，２６，２８は０
に、ゲート２０，２２，２４は１になる。もし例えば信
号fAが０になるとゲート１４は１になる。そしてゲート
１７の３つの入力は１になり、ゲート１７の出力Ａは０
になる。一方０になると出力Ａはゲート１４の状態を固
定し、これは独立的に信号fAの状態であり、ゲート１４
は１のままである。ゲート１７の状態（出力Ａと同様）
はもはや信号fAによって変えることはできない。加え
て、ゲート１４の状態の変化はラッチ回路２２−２６に
影響を及ぼすものでなく、ゲート２２の出力は１のまま
である。
１になる。この場合ゲート１４，１５，２６，２８は０
に、ゲート２０，２２，２４は１になる。もし例えば信
号fAが０になるとゲート１４は１になる。そしてゲート
１７の３つの入力は１になり、ゲート１７の出力Ａは０
になる。一方０になると出力Ａはゲート１４の状態を固
定し、これは独立的に信号fAの状態であり、ゲート１４
は１のままである。ゲート１７の状態（出力Ａと同様）
はもはや信号fAによって変えることはできない。加え
て、ゲート１４の状態の変化はラッチ回路２２−２６に
影響を及ぼすものでなく、ゲート２２の出力は１のまま
である。
【０００６】信号fBが０になるとゲート１５は１にな
る。ゲート２０の全入力は１にセットされる。そしてゲ
ート２０は０になり、出力Ａ，Ｂは即座に１になる。そ
して出力Ａは信号fAの立ち下がりと信号fBの次の立ち下
がりの間０になる。理論的には、出力Ｂの状態はこの期
間中変化しない。
る。ゲート２０の全入力は１にセットされる。そしてゲ
ート２０は０になり、出力Ａ，Ｂは即座に１になる。そ
して出力Ａは信号fAの立ち下がりと信号fBの次の立ち下
がりの間０になる。理論的には、出力Ｂの状態はこの期
間中変化しない。
【０００７】一方、ゲート２０の０交差が記憶回路２２
−２６，２４−２８の状態を切り替わり、状態１での出
力Ａ，Ｂを一定に保持することができ、ゲート２０は即
座に１になる。信号fA，fBの立ち上がり端が信号fAの立
ち下がり端の直後に生じる。ラッチ回路２２−２６は信
号fAと出力Ａが１になるやいなや初期状態に戻る。回路
２４−２８は信号fBと出力Ｂが１になるやいなや初期状
態に戻る。
−２６，２４−２８の状態を切り替わり、状態１での出
力Ａ，Ｂを一定に保持することができ、ゲート２０は即
座に１になる。信号fA，fBの立ち上がり端が信号fAの立
ち下がり端の直後に生じる。ラッチ回路２２−２６は信
号fAと出力Ａが１になるやいなや初期状態に戻る。回路
２４−２８は信号fBと出力Ｂが１になるやいなや初期状
態に戻る。
【０００８】図２は信号fA，fBの波形例と出力端Ａ，Ｂ
における対応する出力信号の波形を示す図である。信号
fA，fBは、時刻t4までは信号fAの周波数は信号fBの周波
数より高く、時刻t4以降は信号fBより低いように表され
ている。
における対応する出力信号の波形を示す図である。信号
fA，fBは、時刻t4までは信号fAの周波数は信号fBの周波
数より高く、時刻t4以降は信号fBより低いように表され
ている。
【０００９】時刻t1,t2,t3において、信号fAの立ち下が
り端は信号fBの対応する立ち下がり端より先に生じる。
そして、図１に対して表示されているように、かつわか
るように、出力Ａは信号fAの各立ち下がり端と信号fBの
次の立ち下がり端との間０を交差する。
り端は信号fBの対応する立ち下がり端より先に生じる。
そして、図１に対して表示されているように、かつわか
るように、出力Ａは信号fAの各立ち下がり端と信号fBの
次の立ち下がり端との間０を交差する。
【００１０】時刻t5,t6,t7において、信号fBの立ち下が
り端は信号fAの対応する立ち下がり端より先に生じる。
そして、同図からわかるように、出力Ｂは信号fBの各立
ち下がり端と信号fAの次の立ち下がり端との間０を交差
する。
り端は信号fAの対応する立ち下がり端より先に生じる。
そして、同図からわかるように、出力Ｂは信号fBの各立
ち下がり端と信号fAの次の立ち下がり端との間０を交差
する。
【００１１】上述の説明はこれらの入力信号が切り替え
られるやいなや可変ゲートは即座に切り替えられると仮
定したものである。もちろん、必ずしも実際上の場合で
はなく、各ゲートは付与されたスイッチングタイムを有
する。その結果、パラシチックパルスが生じる。特に、
信号fBの立ち下がり端が入力１０の立ち下がり端後の入
力１２で現れると、このパルスは表されるようにゲート
１５，２０，１７の継続的なスイッチングを生じ、かつ
ゲート１８を作用しない。しかしながら、ゲート１５が
ゲート１８に接続されているので、ゲート２０のスイッ
チングにより抑制される前に後者はすべての入力が仮に
１となる。これはゲート２０のスイッチングタイムにお
けるほとんど続くように出力Ｂでショートパラシチック
パルスが生じる。
られるやいなや可変ゲートは即座に切り替えられると仮
定したものである。もちろん、必ずしも実際上の場合で
はなく、各ゲートは付与されたスイッチングタイムを有
する。その結果、パラシチックパルスが生じる。特に、
信号fBの立ち下がり端が入力１０の立ち下がり端後の入
力１２で現れると、このパルスは表されるようにゲート
１５，２０，１７の継続的なスイッチングを生じ、かつ
ゲート１８を作用しない。しかしながら、ゲート１５が
ゲート１８に接続されているので、ゲート２０のスイッ
チングにより抑制される前に後者はすべての入力が仮に
１となる。これはゲート２０のスイッチングタイムにお
けるほとんど続くように出力Ｂでショートパラシチック
パルスが生じる。
【００１２】また図２は前述のパラシチックパルスを示
す図である。これらのパラシチックパルスは時刻t4より
後では信号fAの各立ち下がり端で出力Ａに生じ、時刻t4
より前では信号fBの各立ち下がり端で出力Ｂに生じる。
す図である。これらのパラシチックパルスは時刻t4より
後では信号fAの各立ち下がり端で出力Ａに生じ、時刻t4
より前では信号fBの各立ち下がり端で出力Ｂに生じる。
【００１３】
【発明が解決しようとする課題】上記従来の比較器によ
れば、出力Ａ，Ｂの各々がコンデンサの充放電のための
電流源を制御するとき、パラシチックパルスは短期間に
存在し、コンデンサの充電に対して僅かの効果のみ有し
ておらず、よって許容しなければならない。しかしなが
ら、例えばもしディジタル回路が出力Ａ，Ｂによって制
御されるならば、パラシチックパルスはもはやかなり悪
くなる。
れば、出力Ａ，Ｂの各々がコンデンサの充放電のための
電流源を制御するとき、パラシチックパルスは短期間に
存在し、コンデンサの充電に対して僅かの効果のみ有し
ておらず、よって許容しなければならない。しかしなが
ら、例えばもしディジタル回路が出力Ａ，Ｂによって制
御されるならば、パラシチックパルスはもはやかなり悪
くなる。
【００１４】本発明の目的は出力にパラシチックパルス
のないチャージポンプＰＬＬを用いて使われる型の位相
／周波数比較器を提供することであり、他方の出力が切
り替えられると最短パラシチックパルスが普通に一方の
出力に生じる。
のないチャージポンプＰＬＬを用いて使われる型の位相
／周波数比較器を提供することであり、他方の出力が切
り替えられると最短パラシチックパルスが普通に一方の
出力に生じる。
【００１５】
【課題を解決するための手段及び作用】本発明は前記問
題点を解決するために、第１、第２の論理信号が各々入
力される２つの入力端と、第２の信号に対して第１の信
号の立ち上がり位相と同じ期間中アクティブ状態である
第１の論理ゲートと、第１の信号に対して第２の信号の
立ち上がり位相と同じ期間中アクティブ状態である第２
の論理ゲートとからなる。
題点を解決するために、第１、第２の論理信号が各々入
力される２つの入力端と、第２の信号に対して第１の信
号の立ち上がり位相と同じ期間中アクティブ状態である
第１の論理ゲートと、第１の信号に対して第２の信号の
立ち上がり位相と同じ期間中アクティブ状態である第２
の論理ゲートとからなる。
【００１６】本発明における位相／周波数比較器は、第
１のゲートをアクティブ状態に切り換えやすい状態の第
１のゲートへの伝送を保護するための第２のゲートのア
クティブ状態によって制御される第１のスイッチング手
段と、第２のゲートをアクティブ状態に切り換えやすい
状態の第２のゲートへの伝送を保護するための第１のゲ
ートのアクティブ状態によって制御される第２のスイッ
チング手段とからなる。
１のゲートをアクティブ状態に切り換えやすい状態の第
１のゲートへの伝送を保護するための第２のゲートのア
クティブ状態によって制御される第１のスイッチング手
段と、第２のゲートをアクティブ状態に切り換えやすい
状態の第２のゲートへの伝送を保護するための第１のゲ
ートのアクティブ状態によって制御される第２のスイッ
チング手段とからなる。
【００１７】本発明の実施例として、第１及び第２のゲ
ートはＮＡＮＤゲートであり、第１及び第２のスイッチ
ング手段はＡＮＤゲートであり、第１のＡＮＤゲートの
入力は第２のＮＡＮＤゲートの出力に接続され、かつ第
２のＡＮＤゲートの入力は第１のＮＡＮＤゲートの出力
に接続されている。
ートはＮＡＮＤゲートであり、第１及び第２のスイッチ
ング手段はＡＮＤゲートであり、第１のＡＮＤゲートの
入力は第２のＮＡＮＤゲートの出力に接続され、かつ第
２のＡＮＤゲートの入力は第１のＮＡＮＤゲートの出力
に接続されている。
【００１８】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図３は本発明の一実施例の構成を示す論理回路図で
あり、図１と同じ参照番号は同じ構成要素を示す。本実
施例に関し、ゲート１４，１５の出力がゲート１７，１
８に直接接続されていないのである。ゲート１４，１５
の出力は各々ＡＮＤゲート３０，３２の入力に接続され
る。ゲート３０，３２の出力は各々ゲート１７−１８に
接続される。ゲート３０の第２の入力は出力Ｂに接続さ
れ、ゲート３２の第２の入力は出力Ａに接続される。
る。図３は本発明の一実施例の構成を示す論理回路図で
あり、図１と同じ参照番号は同じ構成要素を示す。本実
施例に関し、ゲート１４，１５の出力がゲート１７，１
８に直接接続されていないのである。ゲート１４，１５
の出力は各々ＡＮＤゲート３０，３２の入力に接続され
る。ゲート３０，３２の出力は各々ゲート１７−１８に
接続される。ゲート３０の第２の入力は出力Ｂに接続さ
れ、ゲート３２の第２の入力は出力Ａに接続される。
【００１９】信号fAの立ち下がり端が生じるので出力Ａ
がちょうど０になると仮定すると信号fBの次の立ち下が
り端の間ゲート３２が１になるとゲート３２は０のまま
である。よって出力Ｂは１のままである。出力Ａがゲー
ト２０のスイッチング後１になるとゲート１５の状態１
はゲート１８に伝送される。そして、出力Ｂでのパラシ
チックパルスはゲート２０のスイッチングタイムの間抑
制される。
がちょうど０になると仮定すると信号fBの次の立ち下が
り端の間ゲート３２が１になるとゲート３２は０のまま
である。よって出力Ｂは１のままである。出力Ａがゲー
ト２０のスイッチング後１になるとゲート１５の状態１
はゲート１８に伝送される。そして、出力Ｂでのパラシ
チックパルスはゲート２０のスイッチングタイムの間抑
制される。
【００２０】信号fBの立ち下がり端が生じるので出力Ｂ
がちょうど０になると仮定すると信号fAの次の立ち下が
り端の間ゲート１４が１になるとゲート３０は０のまま
である。よって出力Ａは１のままである。出力Ｂがゲー
ト２０のスイッチング後１になるとゲート１４の状態１
はゲート１７に伝送される。そして、出力Ａでのパラシ
チックパルスはゲート２０のスイッチングタイムの間抑
制される。
がちょうど０になると仮定すると信号fAの次の立ち下が
り端の間ゲート１４が１になるとゲート３０は０のまま
である。よって出力Ａは１のままである。出力Ｂがゲー
ト２０のスイッチング後１になるとゲート１４の状態１
はゲート１７に伝送される。そして、出力Ａでのパラシ
チックパルスはゲート２０のスイッチングタイムの間抑
制される。
【００２１】本発明は否定論理モードでの論理ゲート動
作の特別な型を用いた実施例に関して表した。これらの
実施例は位相／周波数比較器に用いたゲートの型に関し
てゲート３０，３２を適切に選択することができる。
作の特別な型を用いた実施例に関して表した。これらの
実施例は位相／周波数比較器に用いたゲートの型に関し
てゲート３０，３２を適切に選択することができる。
【００２２】さらに一般的に、ゲート３０，３２はゲー
ト１４と１７の間に、一方ゲート１５と１８の間に配列
されたスイッチと考えられ、これらのスイッチは出力Ａ
又はＢのアクティブ状態（０として表される）によって
切り替わり、そして状態”１”のゲート１７，１８への
伝送を妨げることがこれらのゲートのスイッチングを生
じることになる。
ト１４と１７の間に、一方ゲート１５と１８の間に配列
されたスイッチと考えられ、これらのスイッチは出力Ａ
又はＢのアクティブ状態（０として表される）によって
切り替わり、そして状態”１”のゲート１７，１８への
伝送を妨げることがこれらのゲートのスイッチングを生
じることになる。
【００２３】そして説明した本発明の一実施例によって
多種の改善、変形及び改良が当業者により容易になされ
る。本明細書によって容易になされる、そのような改
善、変形及び改良は本明細書の一部を意味するし、ここ
に記載されていなくても本発明の技術思想や見地の中に
含まれる。よって、先の説明は一例にすぎず、これに限
定されない。本発明は特許請求の範囲に記載及び当該等
価のもののみに限定される。
多種の改善、変形及び改良が当業者により容易になされ
る。本明細書によって容易になされる、そのような改
善、変形及び改良は本明細書の一部を意味するし、ここ
に記載されていなくても本発明の技術思想や見地の中に
含まれる。よって、先の説明は一例にすぎず、これに限
定されない。本発明は特許請求の範囲に記載及び当該等
価のもののみに限定される。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
出力にパラシチックパルスのないチャージポンプＰＬＬ
を用いて使われ、他方の出力が切り替えられると最短パ
ラシチックパルスが普通に一方の出力に生じる位相／周
波数比較器を提供できる。
出力にパラシチックパルスのないチャージポンプＰＬＬ
を用いて使われ、他方の出力が切り替えられると最短パ
ラシチックパルスが普通に一方の出力に生じる位相／周
波数比較器を提供できる。
【図１】チャージポンプＰＬＬに一般的に用いられる位
相／周波数比較器を示す論理回路図である。
相／周波数比較器を示す論理回路図である。
【図２】図１の信号fA，fBの波形例と出力端Ａ，Ｂにお
ける対応する出力信号の波形を示す図である。
ける対応する出力信号の波形を示す図である。
【図３】本発明の一実施例の位相／周波数比較器を示す
論理回路図である。
論理回路図である。
１０，１２ 入力 １４，１５，１７，１８，２０，２２，２４，２６，２
８，３０，３２ ゲート
８，３０，３２ ゲート
Claims (2)
- 【請求項１】 第１、第２の論理信号（fA，fB）が各々
入力される２つの入力端（１０，１２）と、 前記第２の信号に対して前記第１の信号の立ち上がり位
相と同じ期間中アクティブ状態である第１の論理ゲート
（１７）と、 前記第１の信号に対して前記第２の信号の立ち上がり位
相と同じ期間中アクティブ状態である第２の論理ゲート
（１８）と、 前記第１のゲートをアクティブ状態に切り換えやすい状
態の前記第１のゲートへの伝送を保護するための前記第
２のゲートのアクティブ状態によって動作する第１のス
イッチング手段（３０）と、 前記第２のゲートをアクティブ状態に切り換えやすい状
態の前記第２のゲートへの伝送を保護するための前記第
１のゲートのアクティブ状態によって動作する第２のス
イッチング手段（３２）とからなることを特徴とする位
相／周波数比較器。 - 【請求項２】 前記第１及び第２のゲート（１７，１
８）はＮＡＮＤゲートであり、前記第１及び第２のスイ
ッチング手段はＡＮＤゲート（３０，３２）であり、前
記第１のＡＮＤゲートの入力は前記第２のＮＡＮＤゲー
トの出力に接続され、かつ前記第２のＡＮＤゲートの入
力は前記第１のＮＡＮＤゲートの出力に接続されている
請求項１記載の位相／周波数比較器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9203547A FR2688956B1 (fr) | 1992-03-17 | 1992-03-17 | Comparateur de phase/frequence |
| FR9203547 | 1992-03-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645923A true JPH0645923A (ja) | 1994-02-18 |
Family
ID=9428027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5081073A Withdrawn JPH0645923A (ja) | 1992-03-17 | 1993-03-17 | 位相／周波数比較器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5438285A (ja) |
| EP (1) | EP0561718B1 (ja) |
| JP (1) | JPH0645923A (ja) |
| DE (1) | DE69303086T2 (ja) |
| FR (1) | FR2688956B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4847716A (en) * | 1987-12-10 | 1989-07-11 | Ncr Corporation | Automatic prompting for cleaning of magnetic disk heads |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3970974B2 (ja) * | 1997-03-28 | 2007-09-05 | 富士通株式会社 | デジタル信号の位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3626307A (en) * | 1969-02-14 | 1971-12-07 | Iwasaki Tsushinki Kaisha A K A | Counting system for measuring a difference between frequencies of two signals |
| US3714463A (en) * | 1971-01-04 | 1973-01-30 | Motorola Inc | Digital frequency and/or phase detector charge pump |
| US4090143A (en) * | 1977-01-14 | 1978-05-16 | Zenith Radio Corporation | Digital phase comparator with reset |
| CA1130399A (en) * | 1978-11-08 | 1982-08-24 | Toshiyuki Ozawa | Digital phase comparing apparatus |
| JPS561619A (en) * | 1979-06-19 | 1981-01-09 | Toshiba Corp | Phase comparator |
| US4322643A (en) * | 1980-04-28 | 1982-03-30 | Rca Corporation | Digital phase comparator with improved sensitivity for small phase differences |
| JPS57164620A (en) * | 1981-04-02 | 1982-10-09 | Sony Corp | Phase comparator |
| US4502014A (en) * | 1982-11-24 | 1985-02-26 | Rca Corporation | Coincident pulse cancelling circuit |
| US4594563A (en) * | 1984-11-02 | 1986-06-10 | Ampex Corporation | Signal comparison circuit and phase-locked-loop using same |
| US4777447A (en) * | 1985-09-12 | 1988-10-11 | Siemens Aktiengesellschaft | Method and apparatus for a digital difference frequency mixer |
| JP2718664B2 (ja) * | 1986-05-23 | 1998-02-25 | 株式会社日立製作所 | 位相同期検出回路 |
| GB2202398A (en) * | 1987-03-18 | 1988-09-21 | Marconi Instruments Ltd | Phase comparator |
| JP2608555B2 (ja) * | 1987-03-19 | 1997-05-07 | 富士通株式会社 | 位相比較回路 |
| JP2619448B2 (ja) * | 1987-12-24 | 1997-06-11 | 富士通株式会社 | ディジタル式位相比較回路 |
| JP2522413B2 (ja) * | 1989-10-17 | 1996-08-07 | 日本電気株式会社 | 位相周波数比較器 |
-
1992
- 1992-03-17 FR FR9203547A patent/FR2688956B1/fr not_active Expired - Fee Related
-
1993
- 1993-03-15 DE DE69303086T patent/DE69303086T2/de not_active Expired - Fee Related
- 1993-03-15 EP EP93420115A patent/EP0561718B1/fr not_active Expired - Lifetime
- 1993-03-17 JP JP5081073A patent/JPH0645923A/ja not_active Withdrawn
- 1993-03-17 US US08/032,510 patent/US5438285A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4847716A (en) * | 1987-12-10 | 1989-07-11 | Ncr Corporation | Automatic prompting for cleaning of magnetic disk heads |
Also Published As
| Publication number | Publication date |
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| DE69303086D1 (de) | 1996-07-18 |
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