JPH0646044A - 自己クロック信号用同期デコーダ - Google Patents

Abstract

(57)【要約】 【目的】 自己クロック信号用同期デコーダにおいて非
同期クロック信号の数を最小限にすることにより、コス
ト及び複雑さを最小限にするとともにその信頼性を改良
する。 【構成】 単一の高周波基準クロック信号を使用する自
己クロック信号用の同期デコーダである。入ってくる信
号は（ナイキストレートと比較して）非常に高い速度で
サンプルされ、シフトレジスタが入ってくる信号を一時
的に記憶する。ウィンドウポインタレジスタがシフトレ
ジスタの特定のビットを出力信号として選択する。ウィ
ンドウポインタの位置は、入ってくる信号のいかなる位
相誤差をも追跡し、ウィンドウポインタをそれに応じて
シフトするフィードバックループにより維持される。そ
の結果、出力信号は入ってくる信号とフェーズロックさ
れた状態のままになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ通信に関し、そし
て特に有限のパケット長を有するマンチェスターコード
化信号を同期的に検出し、そして再生する回路に関す
る。

【０００２】

【従来の技術および発明が解決しようとする課題】同一
グループ内の通信環境、例えば、ローカルエリアネット
ワーク（ＬＡＮ）は、最近、費用が最小でありかつ使用
し易いために、異なるコンピュータ機器を相互に接続す
るための選択技術になってきた。よく知られたイーサネ
ット信号技術を使用する回路網においては、回路網装
置、例えば、ステーション、中継器、ブリッジおよび同
様な装置は、入ってくるイーサネット信号を受け取り、
そしてデコードする回路を含む。イーサネット信号は有
限のパケット長を有する自己クロックマンチェスターコ
ード化信号である。このような信号は、データおよびク
ロック情報の両方を含み、それにより別個のクロック信
号を伝送する必要をなくしている点で自己クロック型で
ある。これはゼロから１または１から０までのレベル遷
移があらゆる伝送されたビットの真中で確実に起きるよ
うにすることにより達成される、イーサネット信号の持
続時間は１５１８バイトの最大のパケット長により制限
される。

【０００３】ある既知の技術は、特に自己クロック信号
を検出するために適応している。例えば、ウエル氏に発
行された米国特許第4,745,626 号明細書には、入ってく
る信号の遷移が検出され、その後シフトレジスタにクロ
ックされるマンチェスターコード化信号受信器が記載さ
れている。シフトレジスタは、入ってくる信号の基本的
なデータ速度の倍数である周波数を有するローカルクロ
ック信号によりクロックされる。シフトレジスタと接続
された論理回路は、入ってくる信号の位相ずれが起きる
時期を決定し、それによりフィードバック回路、例え
ば、フェーズロックループを必要とすることなく、入っ
てくるデータをデコードすることができる。

【０００４】しかし、不都合なことには、このような回
路がフィードバック回路を備えていないことは、入って
くる信号がローカルクロックから僅かな量以上にドリフ
トするときに同期が失われることを意味する。別の一つ
の技術がスチューワート氏その他に発行されかつ本願の
譲受人であるディジタルエクイップメントコーポレーシ
ョンに譲渡された米国特許第4,450,572 号明細書に開示
されている。スチューワートその他の回路においては、
フリップフロップ、排他的論理和ゲートおよび遅延線が
データ信号およびクロック信号を分離する。データ信号
はクロック信号によりクロックされる直列シフトレジス
タに送られ、内部の同期回路が個々のクロック供給源へ
のシフトレジスタの出力を再び同期させる。

【０００５】この技術はその意図した目的を十分に達成
するが、ある欠点を有している。特に、この技術は、あ
る構成部分が入ってくる信号に埋め込まれたクロック信
号と同期して切り換わり、そしてあるその他の構成部分
が埋め込まれたクロック信号と異なる位相および／また
は周波数を有するローカル基準信号と同期して切り換わ
る点において、非同期である。換言すると、第１クロッ
ク信号が入ってくるマンチェスターコード化信号から抽
出され、その後第１クロック信号を使用して入ってくる
信号をサンプリングすなわち標本抽出して、それにより
入力データを回復する。データがいったん回復される
と、入力データは該入力データを再び第２クロック信号
によりサンプルすることにより時期再調整される。第２
クロック信号は第１クロック信号と非同期である局部的
に発生せしめられた信号である。

【０００６】回路に発生する非同期クロック信号の数が
多い程、その回路はさらに複雑になりかつ高価になる。
このような回路における特にいらだたしい問題は、フリ
ップフロップの入力信号が安定状態に達する前にフリッ
プフロップがクロックされるときに起きることがある基
準安定状態を解決することである。この状態は、フリッ
プフロップへの入力信号がフリップフロップを駆動する
クロック信号に非同期をなして変化することがある回路
においてより発生しがちである。

【０００７】したがって、イーサネット信号デコーダの
ような回路における非同期クロック信号の数を最小限に
とどめることが望ましい。事実、このような回路のすべ
ての構成部分が単一のローカル発振器と同期して動作す
ることが好ましく、これはこのような装置のコストおよ
び複雑さを最小限にとどめると共に、その信頼性を改良
する。

【０００８】

【課題を解決するための手段】要約すると、本発明は単
一の高周波基準クロック信号を使用する自己クロック信
号用の同期デコーダである。入ってくる信号は（ナイキ
ストレートと比較して）非常に高い速度でサンプルさ
れ、シフトレジスタが入ってくる信号を一時的に記憶す
る。ウィンドウポインタレジスタがシフトレジスタの特
定のビットを出力信号として選択する。ウィンドウポイ
ンタの位置は、入ってくる信号のいかなる位相誤差をも
追跡し、ウィンドウポインタをそれに応じてシフトする
フィードバックループにより維持される。その結果、出
力信号は入ってくる信号とフェーズロックされた状態の
ままになる。

【０００９】さらに特定すると、入ってくる信号は、先
づその信号を高速シフトレジスタに送ることにより、サ
ンプリングすなわち標本抽出される。このシフトレジス
タは、ローカル基準信号発生器により指定されたとおり
に、入ってくる信号の基本的なデータ速度の倍数におい
てクロックされる。このシフトレジスタは、局部的に発
生した基準クロック信号と予期される最大のパケットの
持続時間を乗じた入ってくるデータの実際の周波数との
間の起こりうる最大のオフセットがシフトレジスタを通
してのトランシット時間よりも小さくなるように十分な
数の段階を有している。これにより、起こりうる最大の
位相オフセットが得られ、したがって、ウィンドウポイ
ンタはパケットが完全に受け取られる前にシフトレジス
タの両端を越えて移動しない。

【００１０】ファネルセレクタは高速シフトレジスタに
含まれた試料の隣接したグループを選択する。この隣接
したグループの位置は、ウィンドウポインタレジスタに
より制御される。隣接したグループの試料の数は、代表
的には、入力信号の基本ビット時間の半分に相当する。
ファネルセレクタの出力は、好ましくは入力信号の基本
的なデータ速度に等しい速度において、ウィンドウコン
テントレジスタにより定期的にラッチされる。

【００１１】ウィンドウコンテントレジスタにおけるい
かなる選択された試料もデコードされた出力信号として
直接に使用することができ、この出力信号のビット遷移
は単一のローカル基準信号と常に同期し、したがってこ
の基準信号と同期である。また、このウィンドウコンテ
ントレジスタは、ウィンドウポインタの瞬間的な位相オ
フセットを指示するために、位相検出論理回路により使
用される。もしも位相検出論理回路が所定のウィンドー
レジスタ試料内で多重遷移が発生するかまたは遷移が全
く発生しないことを決定すれば、入ってくる信号に対す
る同期が失われたと想定される。

【００１２】位相検出論理回路により与えられた瞬間的
な位相オフセットはループフィルタにより平均され、次
にループフィルタはウィンドウポインタレジスタの値を
調節するために使用される。本発明にはいくつかの利点
がある。入ってくるクロック信号と局部的に発生した信
号との間の差を調節するために必要なマンチェスターデ
コーダおよび時期再調整回路の統合機能は、シフトレジ
スタ、セレクタおよびディジタルフィルタからなる簡単
な回路により効果的に行われる。

【００１３】入力信号をオーバサンプリングし、かつ第
２クロック信号の周波数または位相をシフトするよりも
むしろ基準ポインタをシフトすることにより、単一クロ
ックシステムのすべての利点が得られる。本発明のこれ
らの利点およびその他の利点は、添付図面について記載
した実施例の以下の説明から明らかになろう。

【００１４】

【実施例】さて、特に図１を参照すると、本発明による
同期デコーダ回路４を利用するマルチポートイーサネッ
トレピータ２を示してある。レピータ２は、また、二方
向性ポートマルチプレクサ６およびマンチェスターエン
コーダ８をも含む。レピータ２は、この技術において知
られているすべてのマルチポートレピータ２に当てはま
るように、ポート０、ポート１、ポート２またはポート
ｎ−１のうちのいずれか一つのポートに現われる信号を
受け取り、そしてそれらの信号を再生してその他のポー
トに再び伝送する。したがって、例えば、ポート１にお
いて信号が検出されたときに、その信号はマルチプレク
サ６を通してデコーダ４に送られ、デコードされ、その
後デコーダ４によりデコーダ出力信号として同期して時
期再調整される。次に、出力信号５はエンコーダ８によ
り再びコード化され、そしてマルチプレクサ６を介して
ポート０、ポート２、・・・そしてポートｎ−１に送ら
れる。図を簡単に示すために、マルチプレクサ６は図１
に詳細に示していないが、マルチプレクサ６がポート
０、１、２、・・・ｎ−１と同期デコーダ４とエンコー
ダ８との間にすべての必要な二方接続を維持しているこ
とを理解すべきである。

【００１５】本発明による同期デコーダ回路４は、ロー
カルクロック発生器１２と、同期ディジタル分周器１４
と、同期サンプラー１６とを含む。デコーダ４は図１に
おいてイーサネットレピータ２として具体化された状態
で示してあるが、自己クロック信号用の同期デコーダが
必要であるときは常に、デコーダ４をその他の用途に使
用することができる。

【００１６】クロック発生器１２はローカル基準信号１
３を発生し、次にローカル基準信号１４により分割され
ていくつかの同期クロック信号を発生する。同期クロッ
ク信号はマルチプレクサ６により供給された入力信号１
５を大幅にオーバーサンプルするために使用される。例
えば、入力信号は、１００ナノ秒（ns) のあらゆる基本
ビット間隔の中心において保証された位相遷移で、１０
MHz の基本ビット速度において、マンチェスタコード化
される。その場合には、ディジタル分周器１４がクロッ
ク信号１７を発生する。クロック信号１７は１６０メガ
ヘルツの有効速度において入力信号１５をサンプルす
る。

【００１７】同期サンプラー１６は、直列シフトレジス
タ１８と、ファネルセレクタ２０と、ウィンドウコンテ
ントレジスタ２２と、位相検出論理回路２４と、ループ
フィルタ２６と、ウィンドウポインタレジスタ２８と、
初期状態設定論理回路３０とを含む。同期サンプラー１
６の種々の構成部分は、以下に説明するように、同期ク
ロック信号１７によりクロックされる。

【００１８】簡単に述べると、ウィンドウコンテントレ
ジスタ２２、位相検出論理回路２４、ループフィルタ２
６およびウィンドウポインタレジスタ２８は、ウィンド
ウコンテントレジスタ２２の真中に最も近いビット位置
において０から１へまたは１から０への遷移が常に存在
するようにファネルセレクタ２０の位置を維持する。さ
らに特定すると、シフトレジスタ１８は、入力信号１５
の１０MHz の基本データビット速度よりもはるかに高い
１６０MHz の前述した好ましい速度においてクロックさ
れた入力信号１５のサンプルを逐次受け取る。したがっ
て、シフトレジスタ１８は入力信号１５のビットあたり
１６のサンプルを記録する。

【００１９】説明中の実施例においては、シフトレジス
タ１８は１１２段の長さである。この長さは、１０MHz
の公称のクロック速度の0.０１％以下でなければならな
いクロックスキューに対するイーサネット仕様により、
かつイーサネット１５１８バイトの最大パケット長によ
り決定される。特に、シフトレジスタ１８の長さは、１
５１８バイトの起こりうる最大のパケット長にわたっ
て、ローカル基準信号１３と入力信号１５に埋め込まれ
たクロック信号との間の持続時間の起こりうる絶対的な
最大の差異により表わされる。その他の信号の仕様は異
なるビット数を有するシフトレジスタを必要とする。満
たさなければならない判定基準はウィンドウポインタレ
ジスタ２８がシフトレジスタ１８の両端を越えて指示し
ないことである。

【００２０】ファネルセレクタ２０は、シフトレジスタ
１８に記憶されたサンプルの隣接したグループまたは窓
の内容をウィンドウコンテントレジスタ２２に送る。こ
の窓の位置はウィンドウポインタレジスタ２８により制
御される。この好ましい実施例においては、ファネルセ
レクタ２０により送られる窓は、９個のサンプルの幅で
あり、この幅は１００nsの公称入力信号１５のデータビ
ット時間の半分に等しい期間に送られるサンプルの数に
相当する。したがって、例えば、もしもサンプル位置
“４７”がウィンドウポインタ２８によりファネルセレ
クタ２０に送られて遷移の中央のサンプルの推定値を示
すとすれば、シフトレジスタ１８の位置＜４３：５１＞
における９個のサンプルの値がファネルセレクタ２０の
出力において得られる。したがって、ウィンドウポイン
タ２８のありうる値の範囲は“４”ないし“１０７”で
ある。

【００２１】ウィンドウコンテントレジスタ２２は、１
０メガヘルツの基本入力信号速度において定期的にラッ
チされて、遷移のまわりにほぼ集中した９個のサンプル
からなる現在の遷移を速写する。その後、ウィンドウコ
ンテントレジスタ２２の９サンプルビットが位相検出論
理回路２４に送られる。デコードされた同期出力信号５
がウィンドウコンテントレジスタ２２のビットのうちの
いずれか１個のビットとして得られる。

【００２２】位相検出論理回路２４の一つの機能は同期
サンプラー１６が入力信号１５にフェーズロックされて
いるか否かを決定することである。もしもフェーズロッ
クされていれば、ウィンドウコンテントレジスタ２２の
９サンプル内に単一の遷移のみがあり、したがって、ロ
ック検出信号３４がアサートされる。もしも９サンプル
内に多重遷移があるかまたは遷移がなければ、同期が失
われていると想定され、そしてロック検出信号３４がデ
アサートされる。

【００２３】もしも同期サンプラー１６がフェーズロッ
クされれば、位相検出論理回路２４の別の一つの機能は
ウィンドウの中心からの単一の遷移の距離を決定するこ
とである。位相検出論理回路２４はループフィルタ２６
に位相誤差値３６を出力して以下の説明から理解される
態様でこの誤差の量を指示する。次に、ループフィルタ
２６はシフトレジスタ１８、ファネルセレクタ２０、ウ
ィンドウコンテントレジスタ２２、位相検出論理回路２
４およびウィンドウポインタレジスタ２８により構成さ
れたフィードバックループにおける発振を阻止するため
に、１０MHz のクロックサイクルの所定数、例えば、１
２８にわたって供給された位相誤差値３６を平均する。

【００２４】もしも位相誤差値３６を平均した後も位相
誤差が依然として存在していれば、ウィンドウポインタ
レジスタ２８は、累算された位相誤差の方向により示さ
れたように、（インクリメント信号３８ａをアサートす
ることにより）インクリメントされるかまたは（デクリ
メント信号３８ｂをアサートすることにより）デクリメ
ントされる。したがって、ループフィルタは、ウィンド
における選択された９サンプルが入力信号１５の遷移の
まわりに集中した状態にとどまるようにウィンドウポイ
ンタレジスタ２８の値、したがって、ファネルセレクタ
２０の位置を保持する傾向がある。

【００２５】図２を参照すると、シフトレジスタ１８
は、好ましくは、１対の８ビット直列シフトレジスタ１
６２ａおよび１６２ｂと、１対の８で除算する回路１６
４ａおよび１６４ｂと、１対の８ビット並列レジスタ１
６６ａおよび１６６ｂと、６個の１６ビット並列レジス
タ１６８ａないし１６８ｆとして実現されている。２個
のシフトレジスタ１６２ａおよび１６２ｂの各々は、図
１について述べた有効な１６０MHz のサンプリング速度
を発生させるために、８０MHz の速度において実際にク
ロックされる。２個のシフトレジスタ１６２ａおよび１
６２ｂは相互に１８０°異なる位相で動作する。したが
って、一方のシフトレジスタ１６２ａは８０MHz クロッ
ク１６１の各々のサイクルの立上り点においてロックさ
れ、そして他方のシフトレジスタ１６２ｂはその立下り
点においてクロックされる。シフトレジスタ１６２ｂの
クロック入力におけるインバータ１７０は所要の位相差
を与える。したがって、２個のシフトレジスタ１６２ａ
および１６２ｂは、6.２５nsのサンプル間隔に対して１
６０MHz において入力信号１５を集合的にサンプルす
る。

【００２６】次に、２つの８０MHz のクロック信号は、
８で除算する回路１６４ａおよび１６４ｂにより除算さ
れてクロック信号１６５ａおよび１６５ｂを導出する。
クロック信号１６５ａ、１６５ｂはシフトレジスタ１６
２ａおよび１６２ｂの内容をレジスタ１６６ａおよび１
６６ｂにクロックする。クロック信号１６５ａおよび１
６５ｂは僅か異なる位相を有する１０MHz の信号であ
り、例えば、これらの信号は6.２５nsだけオフセットし
ている。したがって、８ビットレジスタ１６６ａおよび
１６６ｂの内容は、８０MHz の入力信号１６１の正およ
び負に移行するエッジと同期して１００ns毎のみに変化
する。

【００２７】８ビット並列レジスタ１６６ａおよび１６
６ｂはシフトレジスタ１８の最初の１６段として使用さ
れる。したがって、図２に示したように、レジスタ１６
６ａは奇数の番号のサンプルを集め、そしてレジスタ１
６６ｂは偶数の番号のサンプルを集め、レジスタ１６６
ａおよび１６６ｂの出力はレジスタ１６８ａによりラッ
チされる前に適正な時間順序で再配列される。

【００２８】カスケード接続された１６ビット並列レジ
スタ１６８ａないし１６８ｆは１０MHz クロック信号１
６５ｂによりクロックされてシフトレジスタ１８の残り
の段階を提供する。シフトレジスタ１８の前記実施例
は、情報の損失を生ずることなく比較的に高い周波数に
おいて切り換わらなければならい論理回路の量を減少さ
せる。入ってくるサンプルを最初に捕獲するために、８
ビットシフトレジスタ１６２ａおよび１６２ｂのみをこ
の高い速度においてクロックさせなければならない。シ
フトレジスタ１８、すなわち、ウィンドウコンテントレ
ジスタ２２の内容の最終の行き先が１０MHz の速度にお
いてクロックされるので、シフトレジスタ１８の後段は
１０MHz の速度においてクロックさせることができる。
シフトレジスタ１８をこのように実現することにより、
電力の消費がかなり低くなる。

【００２９】図３は位相検出論理回路２４の論理演算の
関数テーブルである。位相検出論理回路２４はウィンド
ウコンテントレジスタ２２からの９個のサンプルを受け
取る。前述したように、もしもウィンドウの内容の中に
単一の遷移のみが存在すれば、ロック検出信号３４が関
数表の第２欄の１で示したようにアサートされる。入力
ビットの任意のその他の組合わせにより、ロック検出信
号３４が０に設定される。

【００３０】位相検出論理回路２４のその他の機能は、
現在の位相のオフセットの範囲、すなわち、ウィンドウ
の中心からの入力信号１５における遷移の距離を指示す
ることである。したがって、位相誤差値３６はウィンド
ウすなわち窓の中心からのこのような遷移の距離に比例
した数である。例えば、図３の関数テーブルの第３行を
考えると、“０００００００１１”からなるウィンドウ
コンテントレジスタ２２におけるサンプルビットグルー
プ、すなわち、ビット数２と１との間に遷移を有するグ
ループは、位置４の中心における所望の完全にロックさ
れた位置よりもほぼ2.５個のサンプル位置だけ後にあ
る。１ビットの半分のオフセットを指定するために整数
を使用できるようにするために、オフセット値“−
５”、すなわち、実際のオフセットの２倍の値により示
されている。

【００３１】ループフィルタ２６は、任意の慣用のフェ
ーズロックループの場合と同様に、フィールドバック誤
差を平均し、したがって、ノイズに対するループの応答
を最小限にとどめる。ループフィルタ２６は、図４に示
したように、好ましくは、符号付き１０ビットアキュム
レータ１２２と、７ビットカウンタ１２４と、フィルタ
論理回路１２６とからなっている。

【００３２】符号付き１０ビットアキュムレータ１２２
は、位相誤差信号３６および１０MHz クロック信号１６
５ｂを受け取る。クロック信号１６５ｂの各々のサイク
ル毎に、位相誤差出力３６がアキュムレータ１２２の現
在の値に加算される。７ビットカウンタ１２４は“４
Ｆ”十六進法の値に初期値設定され、そして１０MHz ク
ロック１６５ｂのあらゆる正のエッジ上にインクリメン
トされる。

【００３３】フィルタ論理回路１２６はアキュムレータ
１２２および７ビットカウンタ１２４のリセットを制御
する。フィルタ論理回路１２６は、ウィンドウポインタ
レジスタ２８の値を制御するウィンドウポインタインク
リメント信号３８ａおよびウィンドウポインタデクリメ
ント信号３８ｂの状態を決定するために、適当なときに
アキュムレータ１２２の値を検査する。

【００３４】ループフィルタ２６は、当初、初期値設定
論理回路３０により発生したシステムリセットパルスを
受け取ったときに捕獲モードで動作する。これによりア
キュムレータ１２２がクリアされる。このモードにおい
て、フィルタカウンタ１２４が“５Ｆ”、“６Ｆ”およ
び“７Ｆ”（十六進法）の値に達したときは、常に、ま
たは１６クロックサイクル毎に、アキュムレータ１２２
もまたフィルタ論理回路１２６によりクリアされる。

【００３５】アキュムレータ１２２がクリアされるとき
は、常に、アキュムレータ１２２の以前の数値がフィル
タ論理回路１２６により検査されて、その数値が“１
５”（十進法）よりも大きいかまたは−１６（十進法）
よりも小さいか否かを決定する。もしも以前の数値がこ
れらのそれぞれの値よりも大きいかまたは小さければ、
ウィンドウポインタレジスタ２８は誤差の方向により、
ポインタインクリメント信号３８ａまたはポインタデク
リメント信号３８ｂをアサートするすなわち表明するこ
とによりインクリメントされるかまたはデクリメントさ
れる。

【００３６】この捕獲モードは、７ビットカウンタ１２
４が最初に数値カウント、すなわち、その値“７Ｆ”
（十六進法）から“０”（十六進法）への最初の遷移に
達したときに終了する。そのとき、フィルタ論理回路１
２６は定常状態モードに入る。ループの時定数は、カウ
ンタ１２４が７Ｆ（十六進法）の終値カウントに達した
ときのみに例えば、１２８サイクルごとにアキュムレー
タ１２２をクリアすることにより、このモードにおいて
延長される。ウィンドウポインタレジスタ２８は、アキ
ュムレータ１２２の内容が１２７（十進法）よりも大き
いかまたは−１２８（十進法）よりも小さいときのみに
このモードにおいてインクリメントされるかまたはデク
リメントされる。

【００３７】ウィンドウポインタレジスタ２８は、前述
したように、シフトレジスタ１８のどの９個の隣接した
サンプルがウィンドウコンテントレジスタ２２に送られ
ることを決定する。しかしながら、ウィンドウポインタ
レジスタ２８は、入力信号１５が最初に検出されたとき
に、ループ起動位相誤差を最小限にとどめるために、代
表的には初期値に設定されねばならない。したがって、
初期値設定論理回路３０が新しい入力信号１５の存在を
検出したときは、常に、ウィンドウポインタレジスタ２
８は１１２段シフトレジスタ１８のサンプル位置“４
７”ないし“６４”における遷移を指すように設定され
ている。換言すると、初期値設定論理回路３０が入力信
号１５を検出するときに、シフトレジスタ１８は最初の
１１２個のサンプルをクロック入力することができる。
そのときに、シフトレジスタ１８の内容は、シフトレジ
スタ１８の中心に最も近い遷移を位置決めするために、
初期値設定論理回路３０により検査される。そのとき
に、この遷移の位置はウィンドウポインタレジスタ２８
を初期値に設定するために使用される。

【００３８】また、初期値設定論理回路３０は、新しい
入力信号１５を受け取ったときに、ループフィルタ２６
の内部のフィルタ論理回路１２６が前述したように捕獲
機能をはたすようにするために、システムリセット信号
をループフィルタ２６に送る。上記の説明は本発明の特
定の一実施例に限定して行なった。しかしながら、本発
明の利点のいくつかまたはすべてを包含することにより
本発明の変型および変更を行なうことができることは明
らかであろう。それ故に、添付の特許請求の範囲の目的
は、本発明の真の精神および範囲内ですべてのこのよう
な変型および変更を網羅することである。

【図面の簡単な説明】

【図１】本発明による同期デコーダのブロック線図であ
る。

【図２】図１に示したシフトレジスタの好ましい一実施
例のブロック線図である。

【図３】図１に示した位相検出論理回路により行われる
論理演算用の関数テーブルを示す図である。

【図４】図１に示したループフィルタのブロック線図で
ある。

【符号の説明】

４ 同期デコーダ ５ 出力信号 １２ ローカルクロック発生器 １３ ローカル基準信号 １４ ディジタル分周器 １５ 入力信号 １６ 同期サンプラー １７ 同期クロック信号 １８ シフトレジスタ ２０ ファネルセレクタ ２２ ウィンドウコンテントレジスタ ２４ 位相検出論理回路 ２６ ループフィルタ ２８ ウィンドウポインタレジスタ ３０ 初期値設定論理回路 ３６ 位相誤差値

Claims (4)

【特許請求の範囲】
1. 【請求項１】 パケット型通信システムにおいて入って
   くる自己クロック信号をデコードする同期デコーダにお
   いて、 入ってくる信号のクロック速度よりもはるかに大きいク
   ロック速度を有する基準クロック信号を供給する手段
   と、 入ってくる信号のサンプルを基準クロック信号と同期し
   て記憶するための複数の段を有するシフトレジスタ手段
   と、 シフトレジスタの選択された位置からシフトレジスタに
   記憶されたサンプルの隣接したサブセットを選択する手
   段と、 累積位相誤差を維持するためにシフトレジスタからのサ
   ンプルの隣接したサブセットに応答する手段と、 隣接したサンプルが選択される選択された位置を調節す
   るために累積した位相誤差に応答する手段とを備えた同
   期デコーダ。
2. 【請求項２】 パケット型通信システムに使用される同
   期デコーダにおいて、 入ってくる信号のクロック速度よりもはるかに大きいク
   ロック速度を有する基準クロック信号を供給する手段
   と、 基準クロック信号と接続されるクロック入力と、入って
   くる信号を受け取るために第１段データ入力とを有する
   シフトレジスタと、 シフトレジスタの複数の隣接した段からのサンプル値か
   らなるウィンドウコンテント値を供給するためにシフト
   レジスタと接続されたファネルセレクタ手段であって、
   それにより選択された隣接した段の位置がウィンドウポ
   インタレジスタの値により決定されるファネルセレクタ
   手段と、 完全に論理的な値を有するウィンドウコンテント値の隣
   接したビットの値により指示されたレベル遷移の位置を
   決定し、そしてウィンドウコンテントレジスタにおける
   レベル遷移の相対位置を指示する誤差値を供給するため
   の位相検出手段と、 連続した誤差値を受け取り、そして平均誤差値を供給す
   るために接続されたフィルタ手段と、 ウィンドウコンテントレジスタにおけるレベル遷移が所
   定位置にとどまる傾向を生ずるように、平均誤差値を受
   け取り、そして平均誤差値の変化によりウィンドウポイ
   ンタレジスタをインクリメントしまたはデクリメントす
   るように接続された手段とを備えた同期デコーダ。
3. 【請求項３】 複数個の装置を相互に接続するローカル
   エリアネットワークに使用される同期デコーダであっ
   て、該装置が相互にネットワークにわたって信号を伝送
   し、伝送された信号が自己クロック信号様式を有し、そ
   して伝送された信号の各々が最大の持続時間を有するパ
   ケット中に様式化されたデータを含む同期デコーダにお
   いて、 ローカルクロック信号および周波数が分割されたローカ
   ルクロック信号を発生させるためのローカルクロック発
   生器であって、ローカルクロック信号が伝送された信号
   の基本クロック速度よりもはるかに大きいクロック速度
   を有しかつ周波数が分割された信号が伝送された信号の
   基本クロック速度と同じクロック速度を有するローカル
   クロック発生器と、 入ってくるディジタル信号がその基本クロック速度より
   もはるかに大きい速度においてサンプルされるように、
   ローカル制御入力においてローカルクロック信号を受け
   取るために接続され、そして第１段入力において入って
   くるディジタル信号を受け取るために接続された多段シ
   フトレジスタと、 ウィンドウポインタの値を記憶するためのウィンドウポ
   インタレジスタと、 シフトレジスタのいくつかの隣接した段からのサンプル
   値を選択するためにシフトレジスタおよびウィンドウポ
   インタレジスタと接続されたファネルセレクタ手段であ
   って、隣接したサンプル値の位置がウィンドウポインタ
   レジスタの値により制御され、そしてそれにより選択さ
   れた段の数が入ってくるディジタル信号の基本ビット持
   続時間の少なくとも半分と合致したファネルセレクタ手
   段と、 ファネルセレクタの出力を周波数が分割されたローカル
   クロック信号と同期してラッチするためのウィンドウコ
   ンテントレジスタと、 ウィンドウコンテントレジスタの所定のサンプルを選択
   してデコードされた出力信号を供給するためにウィンド
   ウコンテントレジスタと接続された出力セレクタ手段
   と、 ウィンドウコンテントレジスタの出力を受け取り、そし
   て相補的な値を有する隣接したサンプルにより指示され
   たウィンドウコンテントレジスタにおける遷移の位置に
   依存する位相誤差値を供給し、そしてウィンドウコンテ
   ントレジスタが単一の遷移を含んでいるときにフェーズ
   ロック信号をアサートし、そしてウィンドウコンテント
   レジスタに遷移がないかまたは複数の遷移があるときに
   フェーズロック信号をデアサートするための位相検出手
   段と、 周波数が分割されたローカルクロック信号と同期して連
   続した位相誤差値を累算するアキュムレータを備えた位
   相誤差手段により位相誤差値を平均し、そして平均位相
   誤差値を供給するためのループフィルタ手段と、 平均位相誤差値がウィンドウポインタレジスタの位相が
   遅れていることを指示しているときにウィンドウポイン
   タレジスタの値をインクリメントし、そして平均位相誤
   差値がウィンドウポインタレジスタの位相が進んでいる
   ことを指示しているときにウィンドウポインタレジスタ
   の値をデクリメントするための手段とを備えた同期デコ
   ーダ。
4. 【請求項４】 パケット型通信システムにおいて入って
   くる自己クロック信号を同期デコードする方法におい
   て、 入ってくる信号のクロック速度よりもはるかに大きいク
   ロック速度を有する基準クロック信号を発生させ、 基準クロック信号と同期してシフトレジスタに入ってく
   る信号のサンプルを記憶させ、 シフトレジスタの選択された位置からシフトレジスタに
   記憶されたサンプルの隣接したサブセットを選択し、 シフトレジスタからのサンプルの隣接したサブセットの
   値に応答して累積した位相誤差を維持し、そして隣接し
   たサンプルが累積した位相誤差に応答して選択される選
   択された位置を調節することを含む方法。