JPH0646145Y2 - 位相同期ル−プ回路 - Google Patents

Description

【考案の詳細な説明】 ［考案の目的］ （産業上の利用分野） この考案は、デジタル信号処理を行なうビデオテープレ
コーダ（以下VTRと記す）等の色信号処理部の位相同期
ループ回路に関し、特にそのミスロックを防止するよう
に改善したものである。

（従来の技術） デジタルVTRの色信号処理部においては、再生水平同期
信号に対して内部発生同期信号を位相同期させるための
位相同期ループ回路が設けられるが、この回路には更に
そのミスロックを防止するためのミスロック防止回路が
組込まれている。

第３図は、この考案の前提となるミスロック防止回路で
あり、第２図はこの回路の動作説明のタイムチャートで
ある。

加算器10には、ある基準値refと、加算器18からの出力
が供給される。加算器10の加算出力は、基本波発生手段
としての累積加算回路（以下Σ回路と記す）11に入力さ
れる。このΣ回路11は、加算器10からの出力が基準値re
fであるときのみ、つまり加算器10の他方の入力は０の
とき、40f_H（f_H：水平周波数）間隔でオーバーフローし
て、キャリー（carry）を出力する（以下キャリーａと
して第２図に示す）。このようにして、基準値refとΣ
回路11の関係及びクロック周波数は設定されている。

次に、Σ回路11のキャリーａは、三角波回路12にクロッ
クとして供給される。三角波発生回路12は、第２図ｂに
示すように三角波を発生する。三角波ｂに付け加えた数
値は、レベルに相当する。この三角波ｂは、40クロック 周期で一周する。

Σ回路11の出力は、第２図に示す出力ｃとして得られ、
40f_H周期で一定値を繰り返す信号となる。従って、Σ回
路11の出力ｂを下位ビット、三角波発生回路12の出力を
上位ビットとして合わせれば、その合成信号は、f_H周期
で繰り返す三角波ｄとなる。

このf_H周期の三角波ｄは、再生水平同期（HD）信号をラ
ッチパルスとするラッチ回路13によりラッチされる。更
にラッチ回路13の出力は、減算器15の一方の入力端に供
給されるとともに、再生HD信号をラッチパルスとするラ
ッチ回路14に入力される。そして、ラッチ回路14の出力
は、減算器15の他方の入力端に供給される。

ここで、減算器15において行なわれる減算処理をみる
と、ラッチ回路14の出力は、ラッチ回路13の出力に比べ
て時期的には再生HD信号の１周期前のものである。従っ
て、時点t1、t2,t3,t4でラッチした値をそれぞれA,B,C,
Dとすると、時点t2では、（Ｂ−Ａ）の減算結果、時点t
3では（Ｃ−Ｂ）の減算結果、時点t4では（Ｄ−Ｃ）減
算結果が得られる。

今、再生HD信号と、三角波ｄとの位相関係が、第２図に
示すような関係にあるとすると、（Ｂ−Ａ）＝（Ｃ−
Ｂ）（三角波ｄの周波数変化なし）、（Ｃ−Ｂ）≠（Ｄ
−Ｃ）（三角波ｄの周波数変化あり）のように、減算器
15の出力ｆが変化する。

減算器15の出力ｆは、再生HD信号に対して三角波ｄの周
期が早い場合はの値の出力となり、三角波ｄの方が遅
い場合は、の値の出力となる。この出力ｆは、ミスロ
ック検出出力としてミスロック検出回路16に入力され
る。ミスロック検出回路16は、出力ｆの値に応じて、ミ
スロック状態か否かを判別し、その値に応じたミスロッ
ク補正信号を出力する。

ミスロック補正信号は、デジタルの低域フィルタ17を介
して加算器18に入力される。加算器18には、更に、自動
位相検波器から検波出力が供給されている。自動位相検
波器は、カラーバースト信号と色副搬送波との位相誤差
を検出する回路であって、この誤差出力、つまり検波出
力によって、色副搬送波を発生しているキャリア発生器
の出力位相を制御している。

従って、加算器18の出力は、ミスロック情報と色副搬送
波の位相誤差情報を含み、加算器10に入力される。

上記したように、ミスロック情報は、加算器10にフィー
ドバックされるので、上記の回路はミスロック検出ルー
プとして作用する。そして、最終的には、加算器15の出
力ｆがオール０収束するように、三角波ｄの周波数が補
正される。しかしながら、誤検出がひんぱんに起ると、
誤検出した時点でミスロック状態がリセットされてしま
い、三角波ｄの補正が得られなという問題がある。特に
VTRに再生水平同期信号の場合、機械的に駆動されるテ
ープから再生される信号であるためにジッタが大きく、
１水平期間（1H）以上のずれが生じる可能性がある。そ
のためにAFCループで1H以上の同期ずれが生じることが
ある。この様なずれを1H以内に位相差に戻すために上述
したミスロック検出及びミスロックループが要望されて
いる。

（考案が解決しようとする問題点） 上記この考案の前提となるミスロック検出ループは、再
生HD信号と三角波ｄとの周波数ずれが小さい時には正常
に動作するが、周波数のずれが大きいときは、第２図の
時点t4に示したような状態、つまり演算結果が大きな変
化としてあらわれる（以下これを誤検出という）がひん
ぱんに発生する。誤検出が発生すると、この誤検出が更
に誤検出を生じさせループが不安定動作を引き起し、正
常なミスロック検出ができなくなる可能性があり、ミス
ロックループの収束状態が得られないか、又は時間が長
くかかるという問題がある。

そこでこの考案は、誤検出状態自体を検知し、誤検出状
態のときは、誤検出状態でないときのデータを使用する
ことで、安定したミスロック検出動作を得ることのでき
る位相同期ループ回路を提供することを目的とする。

［考案の構成］ （問題点を解決するための手段） ミスロック検出信号、つまり先の減算器15の出力ｆが所
定範囲内にあるか否かを判別する判別手段と、ミスロッ
ク検出信号を少なくとも１検出サイクル遅延して前回検
出したミスロック検出信号を保持する手段とを有し、判
別手段によってミスロック検出信号が所定範囲を越えて
いる場合には、前回検出したミスロック検出信号を帰還
ループに送出するものである。

（作用） 上記の手段によって、比較的大きな誤検出状態が生じた
場合には、前回の検出信号が使用されミスロック補正信
号に大きな変動をもたらすことがないため、系の不安定
動作が除かれミスロック検出ループの正常動作を維持す
ることができる。

（実施例） 以下本考案の実施例を図面を参照して説明する。

第１図はこの考案の一実施例であり、第３図に示した従
来の回路と同じ機能を持つ部分には、同一符号を付して
いる。本考案回路が従来のものと異なる部分は、減算器
15の出力部とミスロック検出回路16との間に、ミスロッ
ク検出出力ｆが所定範囲内にあるか否かを判別する判別
回路25と、前回のミスロック検出信号をラッチするラッ
チ回路22と、判別回路25の判別結果に応じて減算器15の
出力又はラッチ回路22の出力のいずれか一方を選択して
ミスロック検出回路16に供給するセレクタ23を設けてい
る点である。

以下簡単に全体のループを説明する。加算器10の出力は
基本波発生手段としての累積加算回路（Σ回路）11に入
力される。Σ回路11は、先に説明したように、基準値re
fが供給されているときのみ、40f_H（f_H：水平周波数）
間隔でオーバーフローして第２図のキャリーａを出力す
る。このキャリーａは、クロックとして三角波発生回路
12に供給され、この三角波発生回路12は、第２図に示す
三角波ｂを発生する。三角波ｂは、40クロック 周期で一周する。

三角波発生回路12の出力三角波と、Σ回路11の出力ｃと
が、合成され、第２図の三角波ｄとなり、ラッチ回路13
に供給される。ラッチ回路13は、現時点の三角波ｄを形
成するデータを再生HD信号のタイミングでラッチし、ラ
ッチ回路14は、ラッチ回路13の出力を再生HD信号のタイ
ミングでラッチするから、1H（（H;水平周期）前のデー
タをラッチしている。従って、減算器15では、現時点の
三角波データから前回（1H前）の三角波データを減算処
理することになる。

従って、この減算結果は、再生HD信号と三角波ｄとの位
相関係が前回の所定位置からずれたときに、そのずれ量
に対応したデータつまり、ミスロック検出出力ｆとして
得られる。

ここで、判別回路25は、ミスロック検出出力ｆが、所定
範囲から離れているか否かを検出するために、比較器19
と20を有する。比較器19は、ミスロック検出出力ｆが負
側基準値−Ref以下になったときに１を出力しそれ以外
は０を出力する。また、比較器20は、ミスロック検出出
力ｆが正側基準値＋Refになったときに１を出力し、そ
れ以外は０を出力する。

従って、−Ref＜ｆ＜＋Refのときは、比較器19,20の出
力は共に０となり、ノア回路21に入力される。これによ
って、ノア回路21の出力はを“1"となり、セレクタ23に
対して加算器13からの出力ｆを直接選択して導出せしめ
る。ところが、例ば第２図の時点t4でみられるように
（Ｄ−Ｃ）の演算結果が大きく変化した場合は、比較器
20出力は“1"となり、ノア回路21の出力は強制的に“0"
となる。このときは、セレクタ23は、ラッチ回路22の出
力（1H前に検出したミスロック検出出力）を選択して導
出する。つまり（Ｃ−Ｂ）の演算結果を導出しミスロッ
ク検出回路16に供給する。

次の検出時点（時点t4の1H後）では、ラッチ回路22に
（Ｄ−Ｃ）の演算結果がラッチされるが、そのときに
は、誤検出はせず、所定範囲内のミスロック検出が生じ
た時点を検知し、そのときには1H前の検出出力となる。
このため（Ｄ−Ｃ）の演算結果が使用されることはな
い。

つまり、本回路は、ミスロック検出ループの検波信号が
三角波であること、また三角波の周波数変化がなければ
検出出力ｆの値は常に一定であること、系の不安定動作
を引きおこすような誤検出出力は三角波が最大値から最
小値に変わる短時間に起り、一回検出すると、次の誤検
出はしばらく生じないことを利用している。そして誤検
出が生じた時点を検知し、そのときにはIH前の検出出力
ｆを用いるものである。

上記のように本回路は、水平同期信号に位相同期するも
ので、Σ回路11の出力は、デジタル処理回路の各種タイ
ミング信号例えばメモリのアドレス信号等を得るのに利
用される。また、三角波発生回路12は、リードオンリー
メモリ等を用いて形成される。

上記の説明は、色信号処理回路を例にとって説明したの
で、同期ループは、色副搬送波及び水平同期信号に位相
ロックすることになるが、基本的には、再生HD同期信号
あるいは他の周期的な同期信号に位相ロックするループ
として使用できるものである。

［考案の効果］ 以上説明したように本考案は、誤検出状態のときに位相
ロックループの動作が不安定になり、同期引き込みが不
可能となったり、収束に長時間を要するという問題を解
決し、安定動作を維持し得る位相同期ループ回路を提供
することができる。

【図面の簡単な説明】

第１図はこの考案の一実施例を示す回路図、第２図は位
相ロックループの回路動作を説明するのに示した信号波
形図、第３図はこの考案の前提となる位相ロックループ
回路を示す図である。 10…加算器、11…累積加算器、12…三角波発生回路、1
3,14,22…ラッチ回路、15…減算器、16…ミスロック検
出回路、17…低域フィルタ、19,20…比較器、21…ナン
ド回路、23…セレクタ。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】所定の基準信号が与えられることにより一
   定周期の第１のデジタル可変出力を発生する基本波発生
   手段と、 この基本波発生手段から前記一定周期で得られるクロッ
   クを入力として、このクロックの所定数を周期とした第
   ２のデジタル可変出力を得る三角波発生手段と、 前記三角波発生手段から得られる前記第２のデジタル可
   変出力を、外部から到来する再生同期信号のタイミング
   でサンプリングし、隣り合う周期でそれぞれサンプリン
   グしたデータの差分データを得る差分抽出手段と、 前記差分データを前記再生同期信号で次の周期まで保持
   する保持手段と、 前記差分データが設定した所定範囲内にあるか否かを判
   定し、所定範囲外であれば前記保持手段の差分データを
   出力し、所定範囲内であれば前記差分抽出手段の出力差
   分データを直接出力する選択手段と、 前記選択手段の選択出力を用いてミスロック補正信号を
   作り前記差分データが零に収束するように前記基準信号
   に前記ミスロック補正信号を加算または減算し前記一定
   周期の第１のデジタル可変出力の位相を制御する手段と
   を具備したことを特徴とする位相同期ループ回路。