JPH0646469A - 再構成可能なスイッチメモリー - Google Patents

再構成可能なスイッチメモリー

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JPH0646469A
JPH0646469A JP5062619A JP6261993A JPH0646469A JP H0646469 A JPH0646469 A JP H0646469A JP 5062619 A JP5062619 A JP 5062619A JP 6261993 A JP6261993 A JP 6261993A JP H0646469 A JPH0646469 A JP H0646469A
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switch
switching
bit
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Geoffrey Chopping
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    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0003—Switching fabrics, e.g. transport network, control network
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    • H04J2203/0012—Switching modules and their interconnections

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 スイッチの細分性を変化させることができる
同期転送モード切替えユニットを提供する。 【構成】 タイムスイッチ及びスペーススイッチに応用
できる再構成可能なスイッチメモリーは、１つのタイプ
の切替えユニットにより２つの非常に異なる時間切換え
機能を効率良く実行できるようにする。例えば、１ビッ
トモード又は５ビットモードのいずれかで作動可能であ
り、スイッチの細分性が可変的であるような再構成可能
な切替え装置である。図示の表は、考えられる成長状態
をリストアップしたもので、各成長状態によって取り扱
われ得る最小細分性をも規定しており、完全平面当りの
切替え用ハードウエアの数量をも示している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、タイムスイッチ及びス
ペーススイッチに適用することのできるものである。時
間切替え機能は、さらに詳細に記述されているものであ
る。
【０００２】本発明の技術により、１タイプの切替えユ
ニットによって２つの極めて異なる時間切替え機能を実
行することが可能である。
【０００３】
【従来の技術】通常、共通フレーム構造をもつ、例えば
６４kbit/sのタイムスイッチの設計は数多く存在する。
【０００４】これらは通常、データサンプルを保持する
ための音声記憶及びどのデータサンプルを特定の出力ポ
ート上の特定のタイムスロットに経路指定すべきかを規
定する制御記憶を有している。
【０００５】６４kbit／秒のフレーム構造は８ビットの
タイムスロットをもつ。フレーム繰返し速度は１２５マ
イクロセカンドである。
【０００６】スイッチの内部では、いくつかの追加の信
号送り又は検査ビットが支持（キャリー）されているこ
とも稀ではなく、従って、スイッチは恐らく８ビットで
はなく、１０ビットを支持する可能性がある。
【０００７】なおも１２５マイクロセカンドのフレーム
構造に基づきながら時間的に９つの行に分割されてい
る、さらに新しい伝送書式が存在する。従って、スイッ
チは各チャネルについて１フレームあたり９つのタイム
スロットを取り扱わなくてはならない。従って、これは
９分の１フレーム毎に１つのタイムスロットを取り扱わ
なくてはならない。９つのタイムスロットは、全て同じ
宛て先に経路指定される。従って、通常の６４kbit／秒
のスイッチのわずか９分の１の記憶場所しかもたないデ
ータサンプル記憶及び制御記憶を含む時間切替え装置を
使用することが可能である。このタイプのスイッチは往
々にしてカラムスイッチと呼ばれる。
【０００８】一定のデータ速度の一定数の入出力ポート
で作動しなくてはならない時間切替え装置が、６４kbit
／秒切替えとカラム切替えの両方を実行するのに必要と
なる可能性がある。カラムスイッチとして作動している
とき、これはメモリーを効率良く使用していない。
【０００９】１つの時間切替え装置によって支持されて
いる帯域幅の量を制限するためには、各装置が１つのタ
イムスロットのビットのうちの１つ又はいくつかを取り
扱うにすぎない複数の並列スイッチを有することが可能
である。この技術はビットスプレッディングと呼ばれ
る。
【００１０】この技術は、並列の切替え装置の各々にお
いて制御記憶のコピーが１つずつ必要とされるという結
果をもたらす。
【００１１】同様に、この技術は、より多数のチャネル
が装置によってとり扱われ、従って音声記憶のアクセス
数が多くなるという結果ももたらすことになる。一方、
このことは、使用される記憶装置のアクセス時間が制限
されているために、音声記憶の多数のコピーという結果
を生じさせる可能性がある。
【００１２】ビットスプレッディングは、非常に大型の
スイッチの構築をより容易なものにするが、それを行な
うためには、はるかに多くの記憶機構を必要とする。
【００１３】これまで言及されてきた特徴は２つだけで
ある。まず第１に、カラムスイッチは、直接等価の６４
kbit／秒のスイッチのメモリーの９分の１しか必要とし
ないこと、そして第２にビットスプレッディングがより
多くのメモリーを使用することである。
【００１４】合計記憶機構必要条件がどちらの機能の２
倍も超えない場合、６４kbit／秒の切替え機能とビット
スプレッディングカラム切替え機能の組合せを行なうこ
とが可能である。
【００１５】６４kbit／秒の機能は内部的に１０ビット
のタイムスロットである。これは、全サイズスイッチに
ついて２つの５ビットの半タイムスロットに分割され
る。カラム機能も１０ビットのタイムスロットに基づい
ており、これらのタイムスロットは全サイズスイッチに
ついて個々のビットとして支持されている。
【００１６】全サイズのカラムスイッチは、各々１つの
ビットを支持する１０のスイッチアレイを有する。
【００１７】半サイズカラムスイッチは、各々２つのビ
ットを支持する５つのスイッチアレイを有する。
【００１８】１／５サイズカラムスイッチは、各々５つ
のビットを支持する２つのスイッチアレイを有し、これ
は、全サイズの６４kbit／秒スイッチと同じ配置であ
る。
【００１９】１／１０サイズカラムスイッチは、各々１
０個のビットを支持する１つのスイッチを有し、これは
半サイズの６４kbit／秒のスイッチと同じ配置である。
【００２０】この切替え装置は、１ビット又は５ビット
モードのいずれかで作動できるように再構成可能であ
る。これは、共通の時間切替え装置から実現された共通
の高容量６４kbit／秒及びカラム切替え機能という結果
をもたらす。
【００２１】大型スイッチは往々にして、空間切替え及
び時間切替え装置の組合せから成る。空間切替え装置
は、同じ要領で再構成されたその制御記憶を有すること
もできる。
【００２２】
【課題を解決するための手段】本発明によると、スイッ
チの細分性を変化させることのできる同期転送モード
（ＳＴＭ）切替えユニットが提供される。
【００２３】ここで本発明について例を用いて添付の図
面を参照しながら記述する。
【００２４】
【実施例】優れた電気通信スイッチは、単なる音声切替
え理論以上のものを必要とする。それは、その機能的必
要条件を満たす必要があり、また健全に設計処理された
製品である必要がある。
【００２５】数多くの切替え理論技術、このような技術
を機能的に分割する数多くの方法、そしてさらに多くの
実行方法が存在する。
【００２６】スイッチは、出力回路に対し入力回路を転
送することができなくてはならず、汎用スイッチは１タ
イプ以上の回路をとり扱うことができなくてはならな
い。
【００２７】スイッチ容量の単純な尺度が２つ存在す
る：すなわち − インターフェイス帯域幅容量：これは、全てのイン
ターフェイスの帯域幅の和である。 − 及び回路容量：これはスイッチの構造が切替えるこ
とのできる合計回路数である。
【００２８】特定のインターフェイス帯域幅能力につい
て、スイッチの細分性が減少するにつれて、回路容量は
増大する。回路容量が増大するにつれて、切替え要素の
メモリー必要条件は制御機構の複雑性と同様に増大す
る。
【００２９】インターフェイス帯域幅容量範囲及び切替
え細分性範囲全体にわたって、切替えメモリー必要条件
及び制御の複雑性は、著しく変動しうる。
【００３０】切替え細分性がインターフェイス帯域幅の
増大と共に増大しうる場合、回路容量は制御の複雑性と
同様に一定にとどまることになる、ということは明白で
ある。
【００３１】使用されるメモリーの量は、単にインター
フェイス帯域幅容量及び回路容量の関数であるばかりで
はない。これは、同様に基本的スイッチアーキテクチャ
にも左右され、同時にメモリーのサイクル時間及びビッ
トスプレッディングの使用の有無によっても左右され
る。
【００３２】選択されたアーキテクチャ及び分割に応じ
て、同じインターフェイス帯域幅容量のスイッチは、非
常に異なる量の内部ケーブル布線を有する可能性があ
る。例えば、ＣＬＯＳ論理出力相互接続がケーブルでは
なくバックプレイン（背面）を用いて実施された場合、
合計内部ケーブル数は半分になるかもしれない。
【００３３】成長機構も、それが充分に熟慮されていな
い場合、ケーブル布線の量に劇的な効果をもたらす可能
性がある。
【００３４】部分的に空のシェルフにカードを付加する
のではなく、成長を提供する単純な方法は、より多くの
切替えユニットを使用することにある。これらをアレイ
の形に構築することには、多段及びケーブル布線の問題
があるが、これらを並列に走行させることはかなり簡単
でありうる。可変的ビットスプレッディング法は、きわ
めて便利な成長特性を提供する。
【００３５】１５５．５２Mbit／秒の３２ＳＴＭ−１イ
ンターフェイスから３２０ＳＴＭ−１インターフェイス
までのスイッチ範囲について、４つの構成を使用するこ
とができる。 ・３２ＳＴＭ−１インターフェイスのための１つのスイ
ッチユニット ・６４ＳＴＭ−１インターフェイスのための２つのスイ
ッチユニット ・１６０ＳＴＭ−１インターフェイスのための５つのス
イッチユニット ・３２０ＳＴＭ−１インターフェイスのための１０のス
イッチユニット
【００３６】図１〜７はいくつかの例を示している。 図１ ３２ＳＴＭ−１ｓ スイッチユニット１ ３２kb
it／秒のチャネル１５５，５２０本 図２ ３２ＳＴＭ−１ｓ スイッチユニット２ ６４kb
it／秒のチャネル７７，７６０本 図３ ３２ＳＴＭ−１ｓ スイッチユニット１ ＶＳ切
替え用カラム８，６４０ 図４ ６４ＳＴＭ−１ｓ スイッチユニット２ ６４kb
it／秒のチャネル１５５，５２０本 図５ ６４ＳＴＭ−１ｓ スイッチユニット２ ＶＣ切
替え用カラム１７，２８０ 図６ １２８ＳＴＭ−１ｓ スイッチユニット５ ＶＣ
切替え用カラム４３，２００ 図７ ３２０ＳＴＭ−１ｓ スイッチユニット１０ Ｖ
Ｃ切替え用カラム８６，４００ ビットスプレッディングユニットは、最大の２つのスイ
ッチのためのみに必要とされる。
【００３７】上述の７つの配置全てに同じスイッチユニ
ットが用いられる。これは、必要とされる切替え細分性
を達成するのに異なる６つのモードで作動しなくてはな
らない。図１及び図４の両方の配置について同じモード
が用いられる。
【００３８】図８から図１４までは、使用される空間−
時間−空間切替え構造の６つの配置を与えている。これ
は、ＳＴＭ−１の偶数又は奇数のビット又は５つの異な
るＳＴＭ−１ｓの個々のビット数を支持する１１６．６
４Mbit／秒の６４本のケーブルを受入れる。従って、単
一の切替えユニットは３２ＳＴＭ−１ｓの等価物を取り
扱うことができる。
【００３９】切替えＩＣ入力及び出力は全て１９．４４
Mbit／秒のデータ速度で機能するが、一方バックプレー
ンを通る接続は１１６．６４Mbit/sで機能する。
【００４０】タイムスイッチ素子とスペーススイッチ素
子の両方によって取扱われるチャネルの数及びサイズに
影響を及ぼすタイミングオプションは３つある。同様
に、スペーススイッチについての２つのサイズオプショ
ンもある。
【００４１】タイムスイッチ素子及び時間多重化スペー
ススイッチ素子は、次のものと共に作動できる：１２５
μs の切替えフレーム全体にわたり５ビットのチャネル
４８６本、又は１３．９μs の切替えフレーム全体にわ
たり５ビットのチャネル４５本、又は１３．９μs の切
替えフレーム全体にわたり１ビットのチャネル２７０
本。１３．９μs は前述のように、１２５μｓの９分の
１であり１つのＳＤＨ行に対応する。
【００４２】時間切替え素子は８つの入力端と８つの出
力端を有することから、上述の３つの配置についてこれ
らのチャネル数の８倍すなわち３，８８８、４３２及び
２，１６０本のチャネルを取り扱う。
【００４３】スペーススイッチはＣＬＯＳ論理出力を供
給し、４０×８０及び８０×４０であるか又は２重の２
０×４０及び４０×２０である。
【００４４】図８から図１４までの配列オプションは以
下のとおりである。 図８及び図１１ ４０×８０ １２５μs にわたり３，
８８８×５ビット ８０×４０ 図９ ２重２０×４０ １２５μs にわたり３，８８８
×５ビット ２重４０×２０ 図１０ ２重２０×４０ １３．９μs にわたり４３２
×５ビット ２重４０×２０ 図１２ ４０×８０ １３．９μs にわたり４３２×５
ビット ８０×４０ 図１３ ２重２０×４０ １３．９μs にわたり２，１
６０×１ビット ２重４０×２０ 図１４ ４０×８０ １３．９μs にわたり２，１６０
×１ビット ８０×４０
【００４５】この範囲にわたる成長を可能にするため、
配置１０、１２、１３及び１４は６４kbit/sの切替えを
提供しない。従って、径路セットアップは、１つの行の
切替えフレーム及びカラムの細分性を用いて行なわれ
る。一方、配置９及び１１については、経路セットアッ
プは６４kbit／秒の細分性で行なわれる。配置９及び１
１はＶＣ切替えを行なうことができ、従って、６４ＳＴ
Ｍ−１又は等価のインターフェイスの最大値まで同じス
イッチ上で６４kbit／秒とＶＣ切替えを行なうことがで
きる。
【００４６】配置８は、配置１１と同じ切替えユニット
構成を用いるが、ただし切替えユニットのうち１つしか
伴わない。
【００４７】切替えユニットは、３段式空間−時間−空
間機能を含む。８つの外側空間切替えカードが存在す
る。各々の外側空間切替えカードは、１つの第１段空間
切替え素子と１つの第３段空間切替え素子を支持してい
る。同様に、８つの中央時間切替えカードも存在する。
各々の中央時間切替えカードは、１０個の第２段時間切
替え素子を支持している。
【００４８】３段スイッチの自然の相互接続のため、図
１５に示されているように直交構造を用いることが実利
的である。こうして切替えユニット内の帯域幅の取り扱
いがさらに容易なものとなる。こうして全てのＣＬＯＳ
接続は、高いデータ速度のバックプレイントラッキング
を全く必要とせずに１つの切替え段から次の段へ直接移
行することができるようになる。同様に、こうしてこれ
らの高速接続全てが極めて短かいものに保たれる。
【００４９】単段スイッチは同じ時間切替え素子を使用
する。スペーススイッチ素子は全く用いられない。
【００５０】類似の３段配置のうちのわずか５つだけが
以下に列挙され、図１６、１７、１９、２１及び２２内
に示されている。なお１８と２０は非常に小さい。図１
６ チャネル３，８８８本、素子１、３２kbit／秒につ
いて１２５μs にわたり３，８８８×５ビット、図１７
チャネル１，９４４本、素子１、６４kbit／秒につい
て１２５μs にわたり３，８８８×５ビット、図１９
チャネル３，８８８本、素子２、６４kbit／秒について
１２５μs にわたり３，８８８×５ビット、図２１ Ｓ
ＴＭ−１ ４、素子５、ＶＣｓについて１３．９μs に
わたり２，１６０×１ビット、図２２ ＳＴＭ−１
８、素子１０、ＶＣｓについて１３．９μs にわたり
２，１６０×１ビット、
【００５１】バイト幅データは自然にビットスプレッド
されていることから、ビットスプレッディングはこれら
の小さいＶＣスイッチ上で起こる。
【００５２】なお、図２２内の配置は、図１５に示され
ている中央時間切替えカードと全く同じ切替え機能、す
なわち１０個の時間切替え素子を含んでいる。
【００５３】切替え素子は切替えアーキテクチャの機能
的部分であるものの、切替え要素が単一の集積回路であ
る必要性は全くない。
【００５４】アーキテクチャは、切替え素子を多数の出
力端、高速入出力、大型パッケージ及び高いワット損の
ない適正なサイズのものである特定適用業務専用集積回
路（ＡＳＩＣｓ）から構築することができるようなもの
である。
【００５５】切替え素子の全ての入力及び出力データ速
度は１９．４４Mbit／秒である。これは素子を実現する
のに用いられるＡＳＩＣについても言えることである。
【００５６】時間多重化スペーススイッチＡＳＩＣは、
４０の入力切替え入力端と１０の出力端を有する。この
ようなＡＳＩＣｓ８個を、図２３に示されているように
４０×８０のスペーススイッチとして構成することが可
能である。このようなＡＳＩＣｓ８個は、図２４に示さ
れているように８０×４０のスペーススイッチ素子とし
ても構成可能である。
【００５７】タイムスイッチＡＳＩＣは、８つの切替え
入力端と４つの切替え出力端を有する。これらのＡＳＩ
Ｃのうちの２つが、図２５に示されているような８×８
の時間切替え素子を作るのに必要とされる。
【００５８】スペーススイッチＡＳＩＣ及びタイムスイ
ッチは両方共、出力端１つあたり４８６、５４又は２７
０本のチャネルで作動することができなくてはならな
い。従って、制御記憶は、各々４８６の記憶場所という
最大容量を有している必要がある。
【００５９】各出力端のための４０×１０の時間多重化
空間切替え用ＡＳＩＣにおいては、空間切替え用ＡＳＩ
Ｃは４０対１のマルチプレクサ及び制御記憶を有してい
る。同様に、単一の直列制御インターフェイス機能も存
在する。
【００６０】１０個のマルチプレクサと１０個の制御記
憶ＲＡＭが存在する。
【００６１】制御記憶の各記憶場所には６つのビットが
収納される。いかなる入力端も選択されていない場合、
何を出力すべきかを規定するためのいくつかの予備値と
共に４０の入力端のうちのどれが必要とされるかを規定
するのに、６つのビットで充分である。これは、空き及
び診断パターンにとって不可欠なことである。
【００６２】すでに説明したように、制御記憶は４８６
の記憶場所を必要とする。従って、４０×１０の空間切
替え用ＡＳＩＣの合計制御記憶ＲＡＭには２９，１６０
のビット数が必要とされる。
【００６３】８×４の時間切替え用ＡＳＩＣにおいて
は、ＡＳＩＣは、制御記憶ＲＡＭ、直列入力／並列出力
レジスタ、バレルシフト回路、音声（トラヒック）記憶
ＲＡＭ及び１つの直列制御インターフェイス機能を含ん
でいる。
【００６４】図２６は、５ビットの切替えのための切替
え用ＡＳＩＣの全体的配置を示し、図２７は１ビット切
替えのためのものを示している。
【００６５】時間切替え用ＡＳＩＣの各々の出力端につ
いても１つの制御記憶が必要とされ、その各々が４８６
の記憶場所を必要とする。ＡＳＩＣ内に入るチャネルは
最大で３，８８８本存在することから、１本の入力チャ
ネルを選択するのに少なくとも１２ビットが必要とされ
る。いかなる入力端も選択されない場合に何を出力すべ
きかを規定するのに充分な予備値を供給するため、１３
個のビットが提供される。従って、４つの制御記憶ＲＡ
Ｍは各々４８６×１３であり合計が２５，２７２ビット
となることが必要である。
【００６６】ＡＳＩＣに対する８つの入力が５ビット直
列書式である場合、各入力を５ビット並列書式に変換す
るため８つの直列入力／並列出力レジスタが必要とされ
る。４つの直列出力を与えるには５〜４のバレルシフト
回路が必要とされる。
【００６７】カラムシーケンス、バイトシーケンス及び
ビットシーケンスの無欠性が維持されなくてはならな
い。遅延及びメモリー必要条件を増大させる２重（又は
スイング）緩衝方法を避けるため、制御記憶は音声記憶
場所の絶対アドレスを含んでいない。音声記憶アクセス
が行なわれなくてはならない場合、それでも制御記憶は
読み取られる。しかしながら、これは、入力データ要求
が音声記憶内に書き込まれた時点以降にどれだけのメモ
リー書込みサイクルが発生したかを示す。音声記憶に対
して書込まれた最後の記憶場所がわかっているため、必
要とされる音声記憶アドレスを計算することが可能であ
る。
【００６８】この技術を用いると、本出願人の同時係属
出願第９１０５９２２．０号に記されているように、音
声記憶の深さは、どんなデータでも音声記憶内に常駐す
る必要のある最大の時間的長さに対応する必要があるだ
けである。
【００６９】６４kbit／秒の切替えのためには、１フレ
ームあたり４８６本のチャネルは、５１２の書込みサイ
クルという最大メモリー占有まで増大させられてきた。
いずれかのカラムからいずれかのカラムへの切替えが必
要とされないＶＣ切替えについては、最大記憶占有を２
００カラム未満にまで減少させることができるものの、
２５６という値を使用するのが便利である。
【００７０】音声記憶構成５ビットモードにおいて、音
声記憶メモリー必要条件は、６４kbit／秒の切替えの必
要性を考慮に入れた場合、５ビットのチャネル４，０９
６本を取り扱うことができなくてはならない。４，０９
６本のチャネルは、３，８８８である４８６×８に対し
て、５１２×８である。
【００７１】５ビット直列インターフェイスでは、８×
４のタイムスイッチに必要な書込み８回及び読取り４回
を実行するのに５つのクロックサイクルが利用できる。
従って、メモリーは、１回のクロックサイクル中８回の
書込みが並行に実行できるような形で組織されなくては
ならず、かくして、その他の４つのクロックは４つのラ
ンダム読取りアクセスのために残される。
【００７２】これは、５１２×５の８つのＲＡＭブロッ
クであってもよいし、或は又５１２×４０の１つのブロ
ックであってもよい。選択された実際の配置は１２８×
２０の８つのＲＡＭブロックであり、２つの主要段で３
２：１のセレクタが実行される。使用されるマルチプレ
クサは同様に、制御記憶からの指示の下で空き及びテス
トパターンを注入するための回路をさらに含んでいる
が、これらのための接続は図には示されていない。
【００７３】ビット切替えモードについて、音声記憶構
成１ビットモードにおいては、８つの入力端からの２５
６の入力チャネルの全ての完全なコピーを保持するため
には、２，０４８ビットが必要とされる。２５６×８Ｒ
ＡＭについては、残念ながら、全てのクロックサイクル
が書込みのために用いられることから、単一ポートのＲ
ＡＭでのいかなる読取りも不可能となる。
【００７４】同時に１つのＲＡＭ（１２８×１５）内に
２つの連続する８ビット入力グループを書き込むことに
よって、このときクロックサイクルのほぼ５０％が自由
に読みとりアクセスできる状態にある。このようなＲＡ
Ｍを交替に用いることにより、単一の出力スイッチが得
られる。
【００７５】４つの出力端については、ＲＡＭが４倍、
即ち、１２８×１６の８つのＲＡＭブロックが必要とさ
れる。当然のことながら代わりに１２８×２０のブロッ
クも利用できる。
【００７６】従って、１つの１３．９μs の行にわたる
単一ビットの切替えモードならびに、１２５μs のフレ
ームにわたる５ビットの切替えモードのために１２８×
２０ビットのブロック８つを使用することができる。
【００７７】音声記憶が同じＲＡＭから構築されている
だけでなく、制御記憶も、計数器やいくつかの出力マル
チプレクサと同様に共通である。通常、スイッチの細分
性を変えることは、使用されるメモリーの量に劇的な効
果を与える。諸技術の組合せを用い、合計チャネル数を
制限し、切替えフレームの長さを変え、より大型のスイ
ッチのためのビットスプレッドアーキテクチャを用いる
ことにより、２つのきわめて異なる必要条件の組を同じ
切替え用ＡＳＩＣが効率良く満たすことが可能となる。
【００７８】図２８に示した表は、考えられる成長状態
をリストアップしている。この表は同様に各成長状態に
よって取り扱われ得る最小細分性をも規定しており、安
全平面あたりの切替え用ハードウエアの数量も示してい
る。
【００７９】理論を説明するためには、バイト内に９ビ
ット、フレーム内に９行を有する切替え書式が仮定され
る。
【００８０】例は、単段タイムスイッチについてのもの
である。
【００８１】スイッチ書式１−全長切替えスレーム − １フレーム１チャネルあたり１バイトが切替えられ
る。 − 切替え機能１つにつき１つの切替え素子 各々の切替え素子は各バイトの９つのビット全てを切替
える。各々の切替え素子は次のものを有する：− Ｉ個の入力端 １入力端につきＣ本のチャネル チャネル１本あたり９つのビット − 合計スイッチ容量 フレーム１つにつき９のビットのチャネルＣ本×Ｉ − 最大切替え遅延は１フレームである。
【００８２】スイッチ書式２（ビットスプレッド） − ９分の１長の切替えフレーム すなわち１行 − １フレーム１チャネルにつき９つのバイトが切替え
られる。すなわち１行１チャンネルあたり１バイトが切
替えられる。 − １つの切替え機能につき９つの切替え素子。各々の
切替え素子は各バイトの１ビットを切替える。各々の切
替え素子は次のものを有する：− Ｉ個の入力端 入力端１つにつきＣ本のチャネル チャネルあたり１ビット − 合計スイッチ容量；− １フレームあたり８１ビットのチャネルＣ本×Ｉ − 最大切替え遅延は９分の１フレーム（１行）
【００８３】スイッチ書式２はスイッチ書式１の帯域幅
の９倍を支持する。
【００８４】切替え素子を比較する。
【００８５】入力端の数は同じ（Ｉ）である。（同様に
入力端数に等しい）
【００８６】入力チャネルの数は同じ（Ｃ）である（同
様に出力チャネル数にも等しい）。
【００８７】入力端あたりのデータ速度は同じである
（フレームあたりＣ×９ビット）。
【００８８】制御記憶のサイズは等しい：− 記憶場所、出力チャネル１本あたり１つ、（Ｉ×Ｃ）、
記憶場所あたりのビット数はｎである。（２のｎ乗がＩ
×Ｃよりも大きい場合）
【００８９】音声／トラヒック記憶制御のサイズ：− 最低記憶場所数；入力チャネル１本あたり１つ（Ｉ×
Ｃ） 記憶場所あたりのビット数； スイッチ書式１ ９ビット スイッチ書式２ １ビット 読取りアクセス速度； スイッチ書式１ ９ビットに１回 スイッチ書式２ ビット毎
【００９０】アクセス速度が切替え素子設計の極めて重
要な特徴であり、通常、大型回路スイッチを製造すると
きにそうであるような場合、音声／トラヒック記憶の多
数のコピーを、スイッチ書式２タイプの機能のために提
供しなくてはならない。
【００９１】スイッチ書式２については音声／トラヒッ
ク記憶のコピーが９必要である。
【００９２】従って、音声／トラヒック記憶に対する合
計メモリー必要条件は次のとおりである： スイッチ書式１ Ｉ×Ｃ×９ビット スイッチ書式２ Ｉ×Ｃ×９ビット
【００９３】メモリーの組織はスイッチ書式１と２につ
いて異なるが、それが複数の適切なブロックで構成され
ているかぎり、これはいずれのスイッチ機能のためにで
も使用可能である。入力端（Ｉ）の数が同じく９に等し
い場合、それは適当なマルチプレクサの付加についてか
なり容易なものとなる。
【００９４】９という係数を用いるこの例は、以下のこ
とを示している；すなわち次のようにして再構成可能な
タイミング切替え素子を用いることができること： （ｉ）スイッチを作製するため単一である、又は（ii）
各々帯域幅の９倍でかつ９分の１の切替え遅延を伴う同
数のチャネルを支持するスイッチを作製するためには９
つのこのような素子を用いること。
【００９５】この原則は、９だけではなくあらゆる値に
ついてもあてはまる。
【００９６】これは、タイムスイッチだけでなく空間切
替え素子についてもあてはまる。
【００９７】これは、例えば、ＳＳＳ、ＳＴＳ、ＴＳ
Ｔ、ＴＴＴといったスイッチアレイについてもあてはま
る。
【００９８】これは同様に、いくつかのメモリー無効性
を伴うが、部分的に適用可能である；例えば５ビット／
１ビット：５倍サイズのスイッチ：しかも９×１の行対
フレーム関係。
【図面の簡単な説明】
【図１】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図２】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図３】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図４】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図５】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図６】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図７】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図８】図１〜図７に対応する切替えユニット構造の例
を示す図である。
【図９】図１〜図７に対応する切替えユニット構造の例
を示す図である。
【図１０】図１〜図７に対応する切替えユニット構造の
例を示す図である。
【図１１】図１〜図７に対応する切替えユニット構造の
例を示す図である。
【図１２】図１〜図７に対応する切替えユニット構造の
例を示す図である。
【図１３】図１〜図７に対応する切替えユニット構造の
例を示す図である。
【図１４】図１〜図７に対応する切替えユニット構造の
例を示す図である。
【図１５】直交切替えユニットの概略図である。
【図１６】単段スイッチ容量の例を示す図である。
【図１７】単段スイッチ容量の例を示す図である。
【図１８】単段スイッチ容量の例を示す図である。
【図１９】単段スイッチ容量の例を示す図である。
【図２０】単段スイッチ容量の例を示す図である。
【図２１】ＳＴＭ−１ ４、素子５、ＶＣｓについて１
３．９μs にわたり２，１６０×１ビット
【図２２】ＳＴＭ−１ ８、素子１０、ＶＣｓについて
１３．９μs にわたり２，１６０×１ビット
【図２３】切替え素子の例を示す図である。
【図２４】切替え素子の例を示す図である。
【図２５】切替え素子の例を示す図である。
【図２６】タイムスイッチＡＳＩＣの例を示す図であ
る。
【図２７】タイムスイッチＡＳＩＣの例を示す図であ
る。
【図２８】スイッチ成長状態の表を示す図である。
【手続補正書】
【提出日】平成５年５月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】類似の３段配置のうちのわずか５つだけが
以下に列挙され、図１６、１７、１８、１９及び２０内
に示されている。図１６ チャネル３，８８８本、素子
１、３２ｋｂｉｔ／秒について１２５μｓにわたり３，
８８８×５ビット、図１７ チャネル１，９４４本、素
子１、６４ｋｂｉｔ／秒について１２５μｓにわたり
３，８８８×５ビット、図１８ チャネル３，８８８
本、素子２、６４ｋｂｉｔ／秒について１２５μｓにわ
たり３，８８８×５ビット、図１９ ＳＴＭ−１ ４、
素子５、ＶＣｓについて１３．９μｓにわたり２，１６
０×１ビット、図２０ ＳＴＭ−１ ８、素子１０、Ｖ
Ｃｓについて１３・９μｓにわたり２，１６０×１ビッ
ト、
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】なお、図２０内の配置は、図１５に示され
ている中央時間切替えカードと全く同じ切替え機能、す
なわち１０個の時間切替え素子を含んでいる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図２】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図３】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図４】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図５】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図６】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図７】ＳＴＭ−１スイッチの範囲の例を示す図であ
る。
【図８】図１〜図７に対応する切替えユニット構造の例
を示す図である。
【図９】図１〜図７に対応する切替えユニット構造の例
を示す図である。
【図１０】図１〜図７に対応する切替えユニット構造の
例を示す図である。
【図１１】図１〜図７に対応する切替えユニット構造の
例を示す図である。
【図１２】図１〜図７に対応する切替えユニット構造の
例を示す図である。
【図１３】図１〜図７に対応する切替えユニット構造の
例を示す図である。
【図１４】図１〜図７に対応する切替えユニット構造の
例を示す図である。
【図１５】直交切替えユニットの概略図である。
【図１６】単段スイッチ容量の例を示す図である。
【図１７】単段スイッチ容量の例を示す図である。
【図１８】単段スイッチ容量の例を示す図である。
【図１９】単段スイッチ容量の例を示す図である。
【図２０】単段スイッチ容量の例を示す図である。
【図２１】切替え素子の例を示す図である。
【図２２】切替え素子の例を示す図である。
【図２３】切替え素子の例を示す図である。
【図２４】タイムスイッチＡＳＩＣの例を示す図であ
る。
【図２５】タイムスイッチＡＳＩＣの例を示す図であ
る。
【図２６】スイッチ成長状態の表を示す図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 スイッチの細分性を変化させることので
    きる、同期転送モード（ＳＴＭ）切替えユニット。
  2. 【請求項２】 複数のＳＴＭ−１インターフェイスのた
    めの手段を有し、さらに３２kbit／秒、６４bit ／秒又
    はＶＣ切替え用に配置されている、請求項１記載のＳＴ
    Ｍ切替えユニット。
  3. 【請求項３】 タイムスイッチとして構成された、請求
    項１又は２記載のＳＴＭ切替えユニット。
  4. 【請求項４】 空間−時間−空間スイッチとして構成さ
    れた、請求項１又は２記載のＳＴＭ切替えユニット。
  5. 【請求項５】 請求項１乃至４のいずれかに記載のＳＴ
    Ｍ切替えユニット。
JP5062619A 1992-02-26 1993-02-26 再構成可能なスイッチメモリー Pending JPH0646469A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB929204100A GB9204100D0 (en) 1992-02-26 1992-02-26 Reconfigurable switch memory
GB9204100.3 1992-02-26

Publications (1)

Publication Number Publication Date
JPH0646469A true JPH0646469A (ja) 1994-02-18

Family

ID=10711083

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Application Number Title Priority Date Filing Date
JP5062619A Pending JPH0646469A (ja) 1992-02-26 1993-02-26 再構成可能なスイッチメモリー

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US (1) US5504739A (ja)
EP (1) EP0558291A3 (ja)
JP (1) JPH0646469A (ja)
GB (2) GB9204100D0 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9405993D0 (en) * 1994-03-25 1994-05-11 Plessey Telecomm Multipurpose synchronous switch architecture
SE511924C2 (sv) 1997-08-28 1999-12-13 Ericsson Telefon Ab L M En modulär tidsrumsväljare
US6459788B1 (en) * 1999-04-27 2002-10-01 Sprint Communications Company L.P. Call center resource processor
CA2283953C (en) 1999-09-27 2009-07-28 Nortel Networks Corporation Compact high-capacity switch
KR100332410B1 (ko) * 1999-09-28 2002-04-13 서평원 유사 클로즈 네트워크에서의 가상컨테이너 신호들의 복합경로 탐색방법
DE19961132C1 (de) 1999-12-17 2001-06-28 Siemens Ag Zeit- /Raumkoppelbaustein mit Mehrfachfunktionalität
US7184662B2 (en) * 2001-10-10 2007-02-27 Bay Microsysems, Inc. Switching network
US7515158B2 (en) * 2005-06-22 2009-04-07 Etron Technology, Inc. Modularly configurable memory system for LCD TV system
AU2009314133B2 (en) 2008-11-17 2015-12-10 Vessix Vascular, Inc. Selective accumulation of energy with or without knowledge of tissue topography
US8369321B2 (en) * 2010-04-01 2013-02-05 Juniper Networks, Inc. Apparatus and methods related to the packaging and cabling infrastructure of a distributed switch fabric
CN102014060B (zh) * 2010-11-25 2012-12-19 华为技术有限公司 时间透传转码ttt传送的报文发送和获取的方法以及发送和接收设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2127392A5 (ja) * 1971-03-05 1972-10-13 Constr Telephoniques
GB1573807A (en) * 1978-04-03 1980-08-28 Gen Electric Co Ltd Digital telecommunication exchange
US4704716A (en) * 1985-12-31 1987-11-03 American Telephone And Telegraph Company, At&T Bell Laboratories Method and apparatus for establishing a wideband communication facility through a communication network having narrow bandwidth channels
US4998242A (en) * 1988-12-09 1991-03-05 Transwitch Corp. Virtual tributary cross connect switch and switch network utilizing the same
US4965787A (en) * 1989-02-09 1990-10-23 Data General Corporation Methods and apparatus for multiplexing sub-rate channels in a digital data communication system
GB9105922D0 (en) * 1991-03-20 1991-05-08 Plessey Telecomm Time switch speech store module

Also Published As

Publication number Publication date
GB9303711D0 (en) 1993-04-14
EP0558291A3 (en) 1995-02-15
GB2264612A (en) 1993-09-01
GB2264612B (en) 1996-01-17
EP0558291A2 (en) 1993-09-01
GB9204100D0 (en) 1992-04-08
US5504739A (en) 1996-04-02

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