JPH0646519B2 - サンプル・ホ−ルド回路 - Google Patents
サンプル・ホ−ルド回路Info
- Publication number
- JPH0646519B2 JPH0646519B2 JP62113434A JP11343487A JPH0646519B2 JP H0646519 B2 JPH0646519 B2 JP H0646519B2 JP 62113434 A JP62113434 A JP 62113434A JP 11343487 A JP11343487 A JP 11343487A JP H0646519 B2 JPH0646519 B2 JP H0646519B2
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- JP
- Japan
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- transistor
- pair
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- hold
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- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 18
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000005070 sampling Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、サンプル・ホールド回路に関し、特にサンプ
ル・モードとホールドモードの切換時に発生する切換雑
音を低減すると共に、サンプリング速度の向上を図った
サンプル・ホールド回路に関する。
ル・モードとホールドモードの切換時に発生する切換雑
音を低減すると共に、サンプリング速度の向上を図った
サンプル・ホールド回路に関する。
［従来例］ 従来のサンプル・ホールド回路は第２図に示すものがあ
る。まず構成を説明すると、Ｑ１，Ｑ２，Ｑ３はＮＰＮ
型のトランジスタであり、差動対を形成するトランジス
タＱ１，Ｑ２のコレクタ端子がトランジスタＱ３のベー
ス・エミッタ間に接続され、トランジスタＱ３のコレク
タは電源端子Ｖccに、トランジスタＱ１，Ｑ２の共通エ
ミッタは定電流源回路１を介してグランド端子に接続さ
れている。
る。まず構成を説明すると、Ｑ１，Ｑ２，Ｑ３はＮＰＮ
型のトランジスタであり、差動対を形成するトランジス
タＱ１，Ｑ２のコレクタ端子がトランジスタＱ３のベー
ス・エミッタ間に接続され、トランジスタＱ３のコレク
タは電源端子Ｖccに、トランジスタＱ１，Ｑ２の共通エ
ミッタは定電流源回路１を介してグランド端子に接続さ
れている。
トランジスタＱ１，Ｑ２の夫々のベースはサンプル・ホ
ールド信号φ，を印加するための制御信号入力端子
２，３に、トランジスタＱ３のベースはＰＮＰトランジ
スタＱ５のエミッタに夫々接続している。ＰＮＰトラン
ジスタＱ５のエミッタは定電流源回路４を介して電源端
子Ｖccに、コレクタはグランド端子に夫々接続され、ベ
ースに入力信号Ｖsig が供給されるようになっている。
ールド信号φ，を印加するための制御信号入力端子
２，３に、トランジスタＱ３のベースはＰＮＰトランジ
スタＱ５のエミッタに夫々接続している。ＰＮＰトラン
ジスタＱ５のエミッタは定電流源回路４を介して電源端
子Ｖccに、コレクタはグランド端子に夫々接続され、ベ
ースに入力信号Ｖsig が供給されるようになっている。
又、ＮＰＮトランジスタＱ３のベースには、図示する如
くＮＰＮトランジスタＱ４のエミッタが接続され、該ト
ランジスタＱ４のベースが常に一定電圧ＶＢでバイアス
されている。このため、ＮＰＮトランジスタＱ４のベー
ス電圧が所定電圧以下には下がらずにクランプされてト
ランジスタＱ２が飽和しないようになっている。
くＮＰＮトランジスタＱ４のエミッタが接続され、該ト
ランジスタＱ４のベースが常に一定電圧ＶＢでバイアス
されている。このため、ＮＰＮトランジスタＱ４のベー
ス電圧が所定電圧以下には下がらずにクランプされてト
ランジスタＱ２が飽和しないようになっている。
更に、トランジスタＱ３のエミッタはホールド・コンデ
ンサＣを介してグランド端子に接続されると共に、出力
バッファアンプの一部を構成するＮＰＮトランジスタＱ
６のベースに接続されている。即ち、ＮＰＮトランジス
タＱ６のエミッタに定電流源５が接続され、該エミッタ
に接続する出力端子６にホールド・コンデンサＣの電圧
よりＶbe6 低い電圧を発生させるようになっている。次
にかかる構成のサンプル・ホールド回路の作動を説明す
る。
ンサＣを介してグランド端子に接続されると共に、出力
バッファアンプの一部を構成するＮＰＮトランジスタＱ
６のベースに接続されている。即ち、ＮＰＮトランジス
タＱ６のエミッタに定電流源５が接続され、該エミッタ
に接続する出力端子６にホールド・コンデンサＣの電圧
よりＶbe6 低い電圧を発生させるようになっている。次
にかかる構成のサンプル・ホールド回路の作動を説明す
る。
制御信号入力端子２，３に供給される制御信号φ，は
サンプリングモード期間及びホールドモード期間を設定
するもので、第３図に示すように、相互に同時に同一レ
ベルとならない所定電圧振幅ＶＨの矩形波信号であり、
次表に示すように、制御信号が“Ｌ”レベルで且つ制
御信号φが“Ｈ”レベルとなる時をサンプリングモード
期間ＴＳ、制御信号が“Ｈ”レベルで且つ制御信号φ
が“Ｌ”レベルとなる時をホールドモード期間ＴＨに設
定する。
サンプリングモード期間及びホールドモード期間を設定
するもので、第３図に示すように、相互に同時に同一レ
ベルとならない所定電圧振幅ＶＨの矩形波信号であり、
次表に示すように、制御信号が“Ｌ”レベルで且つ制
御信号φが“Ｈ”レベルとなる時をサンプリングモード
期間ＴＳ、制御信号が“Ｈ”レベルで且つ制御信号φ
が“Ｌ”レベルとなる時をホールドモード期間ＴＨに設
定する。
即ち、サンプリングモード期間ＴＳにおいては、トラン
ジスタＱ２は“Ｌ”レベルの制御信号によりオフ、ト
ランジスタＱ１は“Ｈ”レベルの制御信号φによりオン
となるのでトランジスタＱ３もオンとなり、したがって
入力信号Ｖsig が印加されると、ホールドコンデンサＣ
の両側には、ほぼ入力信号Ｖsig に等しい電圧が保持さ
れる。
ジスタＱ２は“Ｌ”レベルの制御信号によりオフ、ト
ランジスタＱ１は“Ｈ”レベルの制御信号φによりオン
となるのでトランジスタＱ３もオンとなり、したがって
入力信号Ｖsig が印加されると、ホールドコンデンサＣ
の両側には、ほぼ入力信号Ｖsig に等しい電圧が保持さ
れる。
一方、ホールドモード期間ＴＨにおいては、逆にトラン
ジスタＱ２がオン、トランジスタＱ１がオフとなるの
で、定電流源回路４よりの電流ＩｂはトランジスタＱ２
へ流れ込み、トランジスタＱ３をオフにする。このよう
に、トランジスタＱ１とＱ３が同時にオフとなること
で、前記サンプリングモード期間ＴＳ中にホールド・コ
ンデンサＣに発生した電圧は、充電又は放電されること
なく一定のホールド電圧ＶHDとして保持され、このホー
ルド電圧ＶHDよりＶbe6 だけ低い出力電圧が出力端子６
に出力される。
ジスタＱ２がオン、トランジスタＱ１がオフとなるの
で、定電流源回路４よりの電流ＩｂはトランジスタＱ２
へ流れ込み、トランジスタＱ３をオフにする。このよう
に、トランジスタＱ１とＱ３が同時にオフとなること
で、前記サンプリングモード期間ＴＳ中にホールド・コ
ンデンサＣに発生した電圧は、充電又は放電されること
なく一定のホールド電圧ＶHDとして保持され、このホー
ルド電圧ＶHDよりＶbe6 だけ低い出力電圧が出力端子６
に出力される。
［発明が解決しようとする問題点］ しかしながら、このようなサンプル・ホールド回路にあ
っては、制御信号φ，によってトランジスタＱ１，Ｑ
２がサンプルモードからホールドモードあるいはホール
ドモードからサンプルモードへ切換わる時にＮＰＮトラ
ンジスタＱ３のベース端子にスイッチング雑音が発生
し、この雑音がトランジスタＱ３のベース・エミッタ間
容量Ｃbe等を介してホールド・コンデンサＣへ飛び込む
ので、保持電圧ＶHDの精度を低下させる問題があった。
っては、制御信号φ，によってトランジスタＱ１，Ｑ
２がサンプルモードからホールドモードあるいはホール
ドモードからサンプルモードへ切換わる時にＮＰＮトラ
ンジスタＱ３のベース端子にスイッチング雑音が発生
し、この雑音がトランジスタＱ３のベース・エミッタ間
容量Ｃbe等を介してホールド・コンデンサＣへ飛び込む
ので、保持電圧ＶHDの精度を低下させる問題があった。
又、所謂切換動作を行なうトランジスタＱ１，Ｑ２に流
す定電流Ｉａは、低消費電流化等のために大電流とする
ことができず、このため、ホールド・コンデンサＣの電
荷を充放電させて入力信号Ｖsig に相当する所定の電荷
を保持するまでに長時間を必要とすることとなり、特に
放電はＩａの制限を受けるためサンプリング速度が遅い
欠点があった。
す定電流Ｉａは、低消費電流化等のために大電流とする
ことができず、このため、ホールド・コンデンサＣの電
荷を充放電させて入力信号Ｖsig に相当する所定の電荷
を保持するまでに長時間を必要とすることとなり、特に
放電はＩａの制限を受けるためサンプリング速度が遅い
欠点があった。
［問題点を解決するための手段］ 本発明はこのような問題点に鑑みて成されたものであ
り、コンプリメンタリ接続された一対の駆動トランジス
タと、該一対の駆動トランジスタのエミッタに接続され
る信号ホールド・コンデンサと、入力信号を相互に反転
した信号に変換し該一対の駆動トランジスタのベースに
夫々供給するエミッタホロワ形式のトランジスタからな
る駆動回路と、該一対の駆動トランジスタの夫々のベー
スに夫々のコレクタを接続し、エミッタを共通接続する
と共に、ベースに該一対の駆動トランジスタの導通・非
導通の制御を行う制御信号を入力するトランジスタ差動
対と、該一対の駆動トランジスタのベース端子の電位を
ホールド期間において前記差動対の飽和電圧以上の所定
電圧に保持する電圧保持回路とを具備したことを特徴と
する。
り、コンプリメンタリ接続された一対の駆動トランジス
タと、該一対の駆動トランジスタのエミッタに接続され
る信号ホールド・コンデンサと、入力信号を相互に反転
した信号に変換し該一対の駆動トランジスタのベースに
夫々供給するエミッタホロワ形式のトランジスタからな
る駆動回路と、該一対の駆動トランジスタの夫々のベー
スに夫々のコレクタを接続し、エミッタを共通接続する
と共に、ベースに該一対の駆動トランジスタの導通・非
導通の制御を行う制御信号を入力するトランジスタ差動
対と、該一対の駆動トランジスタのベース端子の電位を
ホールド期間において前記差動対の飽和電圧以上の所定
電圧に保持する電圧保持回路とを具備したことを特徴と
する。
［実施例］ 以下、本発明によるサンプル・ホールド回路の一実施例
を第１図とともに説明する。尚、同図において第２図と
同一又は相当する部分については同一符号を附けてい
る。
を第１図とともに説明する。尚、同図において第２図と
同一又は相当する部分については同一符号を附けてい
る。
まず、構成を第２図との相違点について説明する。
差動対を形成する一方のＮＰＮトランジスタＱ１のコレ
クタがＰＮＰトランジスタＱ７のベースに接続し、ＰＮ
ＰトランジスタＱ７のエミッタがＮＰＮトランジスタＱ
３のエミッタに接続して所謂コンプリメンタリ回路を形
成し、更にＰＮＰトランジスタＱ７のエミッタがホール
ド・コンデンサＣの一端に、そのコレクタがグランド端
子に接続している。又、ＰＮＰトランジスタＱ７のベー
スは定電流源回路７を介して電源端子Ｖccに接続される
と共にＰＮＰトランジスタＱ８のエミッタに接続され、
ＰＮＰトランジスタＱ８はコレクタがグランド端子に接
続されベースが一定の直流電圧ＶＲにバイアスされてい
る。
クタがＰＮＰトランジスタＱ７のベースに接続し、ＰＮ
ＰトランジスタＱ７のエミッタがＮＰＮトランジスタＱ
３のエミッタに接続して所謂コンプリメンタリ回路を形
成し、更にＰＮＰトランジスタＱ７のエミッタがホール
ド・コンデンサＣの一端に、そのコレクタがグランド端
子に接続している。又、ＰＮＰトランジスタＱ７のベー
スは定電流源回路７を介して電源端子Ｖccに接続される
と共にＰＮＰトランジスタＱ８のエミッタに接続され、
ＰＮＰトランジスタＱ８はコレクタがグランド端子に接
続されベースが一定の直流電圧ＶＲにバイアスされてい
る。
更に、ＰＮＰトランジスタＱ８のエミッタは別個の定電
流源回路８を介してグランド端子に接続されると共に、
ＮＰＮトランジスタＱ９のエミッタに接続され、ＮＰＮ
トランジスタＱ９のコレクタが電源端子Ｖccにそのベー
スがＰＮＰトランジスタＱ５のベースと共に入力信号源
に接続されて入力信号Ｖsig が供給されるようになって
いる。
流源回路８を介してグランド端子に接続されると共に、
ＮＰＮトランジスタＱ９のエミッタに接続され、ＮＰＮ
トランジスタＱ９のコレクタが電源端子Ｖccにそのベー
スがＰＮＰトランジスタＱ５のベースと共に入力信号源
に接続されて入力信号Ｖsig が供給されるようになって
いる。
ここで、ＮＰＮトランジスタＱ４のバイアス電圧ＶＢと
ＮＰＮトランジスタＱ８のバイアス電圧ＶＲは次の関係
に基づいて決められている。まず、ＮＰＮトランジスタ
Ｑ４のベース・エミッタ間電圧をＶｂｅ４ 、トランジ
スタＱ１を導通させるための制御信号φの“Ｈ”レベル
の電圧をＶＨ、入力信号Ｖsig の最低電圧をＶsig(MIN)
とすると、電圧ＶＢは、 Ｖsig(MIN)＋Ｖbe4≧ＶＢ≧ＶＨ＋Ｖbe4…(1) の条件に設定される、即ち、上記式(1)の条件を満足す
ることにより、サンプリングモードの時にＮＰＮトラン
ジスタＱ４を逆バイアスの状態にして、入力信号Ｖsig
を常にＮＰＮトランジスタＱ３へ供給することができる
ようになっている。次に、ＰＮＰトランジスタＱ８のベ
ース・エミッタ間電圧をＶbe8 、入力信号Ｖsig の最大
電圧をＶsig(MAX)とすると、電圧ＶＲは、 ＶＲ≧Ｖsig(MAX)−Ｖbe8 …(2) の条件に設定される。即ち、上記式(2)の条件を満足す
ることにより、ホールドモード時に常にＰＮＰトランジ
スタＱ７を非導通状態にすることができるようになって
いる。また、定電流源回路４及び８の電流をＩＢ、定電
流源回路７及び１の電流をＩＡとするとＩＢ＜ＩＡとな
るように設定する。
ＮＰＮトランジスタＱ８のバイアス電圧ＶＲは次の関係
に基づいて決められている。まず、ＮＰＮトランジスタ
Ｑ４のベース・エミッタ間電圧をＶｂｅ４ 、トランジ
スタＱ１を導通させるための制御信号φの“Ｈ”レベル
の電圧をＶＨ、入力信号Ｖsig の最低電圧をＶsig(MIN)
とすると、電圧ＶＢは、 Ｖsig(MIN)＋Ｖbe4≧ＶＢ≧ＶＨ＋Ｖbe4…(1) の条件に設定される、即ち、上記式(1)の条件を満足す
ることにより、サンプリングモードの時にＮＰＮトラン
ジスタＱ４を逆バイアスの状態にして、入力信号Ｖsig
を常にＮＰＮトランジスタＱ３へ供給することができる
ようになっている。次に、ＰＮＰトランジスタＱ８のベ
ース・エミッタ間電圧をＶbe8 、入力信号Ｖsig の最大
電圧をＶsig(MAX)とすると、電圧ＶＲは、 ＶＲ≧Ｖsig(MAX)−Ｖbe8 …(2) の条件に設定される。即ち、上記式(2)の条件を満足す
ることにより、ホールドモード時に常にＰＮＰトランジ
スタＱ７を非導通状態にすることができるようになって
いる。また、定電流源回路４及び８の電流をＩＢ、定電
流源回路７及び１の電流をＩＡとするとＩＢ＜ＩＡとな
るように設定する。
次にかかる構成のサンプル・ホールド回路の作動を説明
する。
する。
制御信号が“Ｌ”レベル、制御信号φが“Ｈ”レベル
となるサンプリングモード期間ＴＳにおいては、トラン
ジスタＱ１が導通、トランジスタＱ２が非導通となるの
で、ＰＮＰトランジスタＱ８はバイアス電流を与えてい
る定電流源７からの電流ＩＡがトランジスタＱ１のコレ
クタに吸収されるため非導通となる。したがって、入力
信号Ｖsig はＰＮＰトランジスタＱ５を介してＮＰＮト
ランジスタＱ３のベースに供給されると共に、ＮＰＮト
ランジスタＱ９を介してＰＮＰトランジスタＱ７のベー
スにも供給される。この時、ＮＰＮトランジスタＱ３は
ホールド・コンデンサＣに電荷を充電し、ＰＮＰトラン
ジスタＱ７は放電させるように作用して、入力信号Ｖ
sig に相当する電荷をホールド・コンデンサＣに蓄積さ
せる。
となるサンプリングモード期間ＴＳにおいては、トラン
ジスタＱ１が導通、トランジスタＱ２が非導通となるの
で、ＰＮＰトランジスタＱ８はバイアス電流を与えてい
る定電流源７からの電流ＩＡがトランジスタＱ１のコレ
クタに吸収されるため非導通となる。したがって、入力
信号Ｖsig はＰＮＰトランジスタＱ５を介してＮＰＮト
ランジスタＱ３のベースに供給されると共に、ＮＰＮト
ランジスタＱ９を介してＰＮＰトランジスタＱ７のベー
スにも供給される。この時、ＮＰＮトランジスタＱ３は
ホールド・コンデンサＣに電荷を充電し、ＰＮＰトラン
ジスタＱ７は放電させるように作用して、入力信号Ｖ
sig に相当する電荷をホールド・コンデンサＣに蓄積さ
せる。
次に、制御信号が“Ｈ”レベル、制御信号φが“Ｌ”
レベルとなるホールド期間ＴＨにおいては、トランジス
タＱ２が導通、トランジスタＱ１が非導通となる。した
がって、トランジスタＱ４がトランジスタＱ２のコレク
タ電流により導通状態となるため、ＮＰＮトランジスタ
Ｑ３はベース電位がＶＢ−Ｖbe4 に下がり非導通とな
る。また、定電流源７によりトランジスタＱ８が導通状
態となりＰＮＰトランジスタＱ７はベース電位がＶＲ＋
Ｖbe8 に上るために非導通となり、ホールド・コンデン
サＣの両端電圧ＶHDは保持される。
レベルとなるホールド期間ＴＨにおいては、トランジス
タＱ２が導通、トランジスタＱ１が非導通となる。した
がって、トランジスタＱ４がトランジスタＱ２のコレク
タ電流により導通状態となるため、ＮＰＮトランジスタ
Ｑ３はベース電位がＶＢ−Ｖbe4 に下がり非導通とな
る。また、定電流源７によりトランジスタＱ８が導通状
態となりＰＮＰトランジスタＱ７はベース電位がＶＲ＋
Ｖbe8 に上るために非導通となり、ホールド・コンデン
サＣの両端電圧ＶHDは保持される。
ここで、サンプルモードとホールドモードの切換え時
に、ＮＰＮトランジスタＱ１，Ｑ２のスイッチング動作
によってトランジスタＱ３，Ｑ４の夫々のベースにスイ
ッチング雑音が発生しても、ＮＰＮトランジスタＱ３の
ベース・エミッタ間容量Ｃbe3 とＰＮＰトランジスタＱ
７のベース・エミッタ間容量Ｃbe7 とによって相殺さ
れ、ホールド・コンデンサＣへの悪影響を極めて効果的
に低減することができる。
に、ＮＰＮトランジスタＱ１，Ｑ２のスイッチング動作
によってトランジスタＱ３，Ｑ４の夫々のベースにスイ
ッチング雑音が発生しても、ＮＰＮトランジスタＱ３の
ベース・エミッタ間容量Ｃbe3 とＰＮＰトランジスタＱ
７のベース・エミッタ間容量Ｃbe7 とによって相殺さ
れ、ホールド・コンデンサＣへの悪影響を極めて効果的
に低減することができる。
又、上記したように、サンプルモードにおいて、ホール
ド・コンデンサＣの放電はＰＮＰトランジスタＱ７によ
り行なわれるので、従来例のように定電流源回路１の電
流範囲でもって放電が行なわれる場合よりもサンプル時
間を短縮することができる。
ド・コンデンサＣの放電はＰＮＰトランジスタＱ７によ
り行なわれるので、従来例のように定電流源回路１の電
流範囲でもって放電が行なわれる場合よりもサンプル時
間を短縮することができる。
以上説明したようにこの実施例によればモード切換時に
発生するスイッチング雑音をコンプリメンタリ接続され
たトランジスタＱ３，Ｑ７のベース・エミッタ容量によ
って相殺することによりホールド・コンデンサＣへの雑
音の飛び込みを大幅に低減し、更にトランジスタＱ３，
Ｑ７の駆動によってホールド・コンデンサＣに入力信号
Ｖsig に相当する電荷を蓄積させるのでサンプリング速
度を向上させることができる。
発生するスイッチング雑音をコンプリメンタリ接続され
たトランジスタＱ３，Ｑ７のベース・エミッタ容量によ
って相殺することによりホールド・コンデンサＣへの雑
音の飛び込みを大幅に低減し、更にトランジスタＱ３，
Ｑ７の駆動によってホールド・コンデンサＣに入力信号
Ｖsig に相当する電荷を蓄積させるのでサンプリング速
度を向上させることができる。
［発明の効果］ 以上説明したように本発明のサンプル・ホールド回路に
よれば、差動対の切換動作で発生するスイッチング雑音
をコンプリメンタリ接続した一対の駆動トランジスタの
ベース・エミッタ間容量によって相殺し、また、コンプ
リメンタリ接続したトランジスタによってホールド・コ
ンデンサを充放電させるので、スイッチング雑音を大幅
に低減し、且つサンプリング速度を向上させることがで
きる。
よれば、差動対の切換動作で発生するスイッチング雑音
をコンプリメンタリ接続した一対の駆動トランジスタの
ベース・エミッタ間容量によって相殺し、また、コンプ
リメンタリ接続したトランジスタによってホールド・コ
ンデンサを充放電させるので、スイッチング雑音を大幅
に低減し、且つサンプリング速度を向上させることがで
きる。
第１図は本発明によるサンプル・ホールド回路の一実施
例を示す回路図、第２図は従来のサンプル・ホールド回
路を示す回路図、第３図は第２図の回路動作を説明する
ための制御信号の波形図である。 Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ６，Ｑ９……ＮＰＮトラン
ジスタ Ｑ５，Ｑ７，Ｑ８……ＰＮＰトランジスタ １，４，５，７，８……定電流源 ６……出力端子 Ｃ……ホールド・コンデンサ
例を示す回路図、第２図は従来のサンプル・ホールド回
路を示す回路図、第３図は第２図の回路動作を説明する
ための制御信号の波形図である。 Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ６，Ｑ９……ＮＰＮトラン
ジスタ Ｑ５，Ｑ７，Ｑ８……ＰＮＰトランジスタ １，４，５，７，８……定電流源 ６……出力端子 Ｃ……ホールド・コンデンサ
Claims (1)
- 【請求項１】コンプリメンタリ接続された一対の駆動ト
ランジスタと、該一対の駆動トランジスタのエミッタに
接続される信号ホールド・コンデンサと、 入力信号を相互に反転した信号に変換し該一対の駆動ト
ランジスタのベースに夫々供給するエミッタホロワ形式
のトランジスタからなる駆動回路と、 該一対の駆動トランジスタの夫々のベースに夫々のコレ
クタを接続し、エミッタを共通接続すると共に、ベース
に該一対の駆動トランジスタの導通・非導通の制御を行
う制御信号を入力するトランジスタ差動対と、 該一対の駆動トランジスタのベース端子の電位をホール
ド期間において前記差動対の飽和電圧以上の所定電圧に
保持する電圧保持回路とを具備したことを特徴とするサ
ンプル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113434A JPH0646519B2 (ja) | 1987-05-12 | 1987-05-12 | サンプル・ホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113434A JPH0646519B2 (ja) | 1987-05-12 | 1987-05-12 | サンプル・ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63279500A JPS63279500A (ja) | 1988-11-16 |
| JPH0646519B2 true JPH0646519B2 (ja) | 1994-06-15 |
Family
ID=14612122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62113434A Expired - Lifetime JPH0646519B2 (ja) | 1987-05-12 | 1987-05-12 | サンプル・ホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646519B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03248217A (ja) * | 1990-02-27 | 1991-11-06 | Fuji Photo Film Co Ltd | サンプル・ホールド回路 |
-
1987
- 1987-05-12 JP JP62113434A patent/JPH0646519B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63279500A (ja) | 1988-11-16 |
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