JPH06500392A

JPH06500392A - 集積回路およびその集積回路をテストする方法

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Publication number: JPH06500392A
Application number: JP3513476A
Authority: JP
Inventors: ウィルコックス・フィリップ・スタンレー; ジャルターソン・グドムンダー・アルバート; ハム・ロバート・アンドリース
Original assignee: ノーザン・テレコム・リミテッド
Priority date: 1990-09-17
Filing date: 1991-08-19
Publication date: 1994-01-13
Anticipated expiration: 2012-07-09
Also published as: DE69107463D1; US5130988A; EP0549602B1; CA2087448C; WO1992005488A1; EP0549602A1; DE69107463T2; JP2628105B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】発明の名称誤り挿入回路及び方法技術分野この発明は、集積回路、システムまたは集積回路を含むモジュールをテストするための方法及び装置に関する。本発明は、特に集積回路中のシステム中で診断ソフトウェアの誤り挿入テストに適用できる。

技術的背景集積回路の複雑さが増しまた表面実装相互接続技術の使用が増加したので、集積回路の製造業者はいわゆる「境界走査」技術と呼ばれる技術を使ったより簡単なテスト方法を設計した。テストの目的のために集積回路に標準化アクセスを使うことが提案された。その結果、ＩＥＥＥ基準１１４９．１が標準シリアル・バス・アクセス法として規定された。この方法は集積回路の入出力ビン全体を制御する「境界走査」技術を使用している。この標準シリアル・バスインターフェースは、システムが動作している間、集積回路の動作と独立に集積回路の入出力動作のすべての制御を可能にする。

境界走査の構成は、次の論文において開示されている。

（１）　Ｃｏ１１ｎ　Ｍａｕｎｄａｒ及び下ｒａｎｓ　Ｂｅｅｎｋｅｒ　ｒ境界走査：構造化されたテスト設計用のフレームワークｊ、ＩＥＥＥ国際テスト会議、１９８７年２月発行。

（２）　Ｐａｔｒｉｃｋ　Ｐ、Ｆａｓａｎｇ　ｒ境界走査及びボード／システム環境におけるアナログ−ディジタルＡＳＩＣテストへの応用Ｊ、ＩＥＥＥカスタム集積回路会議、１９８９年発行。

ＩＥＥＥ１１４９．１と互換性を持つ境界走査集積回路は、各ポンディングパッドすなわち端子と集積回路のコア回路間の信号パス中に走査セルを含む。この明細書において、「コア回路」とは、テストされる集積回路の内部にある回路を指す。走査セルは、テスト用の走査チェーンにアクセスを行うＴＡＰインターフェースとして知られている４ワイヤ・インターフェースにｉす、すなわち、チェーン状に接続される。

走査チェーンはこのＴＡＰインターフェース・ポート間に接続された外部シフトレジスタを含む。

各走査セルは記憶装置及びスイッチを含んでいる。通常の動作においては、こトルは、集積回路のコア回路にまたは端子パッドに印加される。

ステムは、問題を診断することができ、ある場合には、修復動作を始めることがきることは必要なことである。そのようにする一つ方法は、ハードウェアに故意挿入は、システムの通常の動作構成においてなされなければならない。誤り挿入１０月１７日付けの米国特許番号４，８７５，２０９に開示されている。

そのような誤り挿入技術は誤りが適用される多くのノードを有するハードウェア・システムの大きさ及びバッキングの密度の設点から適切に完全に実行するのは一般に困難である。

ＩＥＥＥ基準１１４９．１を用いるシステム中で誤り挿入テストを使用できることが好ましい。残念ながら、これは可能でない。というのは、ＩＥＥＥ基準１１４９．１の境界走査システムにおいては、集積回路の個々の入出力端子を３蚊にアクセスすることが簡単にできないからである。したがって、もし誤りが挿入されるとすれば、すべての端子が影響を受け、集積回路はまったく機能しなくなるであろうからである。

本発明の目的は、集積回路用のテスト構成、及び／又はモジュール又は集積回路を含むシステム用のテスト構成を提供することである。それは、前述のＩＥＥＥ基準１１４９．１ど互換性を持ち、関連するソフトウェアの誤り挿入テストを容易にする。

発明の開示本発明の一つの見地によれば、集積回路はテスト・インターフェース、複数の端子パッド、各々がそれぞれ複数の端子パッドの一つに接続され対応する複数の各走査セル及びコア回路を有する。

各走査セルは：（ｉ）　端子パッドに接続された入力、コア回路に接続された出カニ（ｉｉ）一対のバイナリ・ビットをストアするための記憶手段、一対のバイナリ・ビットの一つは走査セルの出力に加えられるべき誤りデータを含み、他の一対のバイナリ・ビットは一対のバイナリ・ビットの一つの印加を制御するように動作し、記憶手段は、テスト・インターフェースの入力ポートと出力ボート間で、複数の走査セルの残りに対応する記憶手段と直列に接続され、テスト・インターフ　エースは一連の記憶手段にバイナリ・ベクトルをロードするための手段を含み；及び（ｉｉｉ）セレクタ手段は制御信号（Ｃ）、トリガ信号（Ｔ）及び一対のビットの他方に応答し、走査セルの人力及び記憶手段の出力のいずれかを選択的に走査セルの出力へ接続し、誤りデータを走査セルへ加えるこの構成は一対のビットの他方のビット状態に依存する。

本発明の第二の見地によれば、このシステムは少なくともテスト・インターフェースを制御するための手段と組み合わせた一つの第一の見地による集積回路を含み、その制御手段はテスト・インターフェースで制御信号、トリガ信号及びバイナリ基準ベクトルを供給するように動作し、バイナリ基準ベクトルのビットは、誤りデータビット及び制御または可能ビットを交互に含み、走査セルによって、誤りデータの印加を制御する。

本発明の好ましい実施例によれば、このシステムは、誤りデータビットを診断するために手段を含む。

本発明の第三の見地によると、第一の見地による集積回路をテストする方法が提供される。この方法は次のステップを含んでいる。

（ｉ）各記憶手段が一対のビットを保持するようにバイナリ・ベクトルを一連の記憶手段にロードし、一つのビットは誤りデータを含み、他のビットは可能ビットを含み、トリガ信号をセレクタ手段に加えて、一対のビットの他のビットの状態によって走査セルの出力に誤りデータビットの印加を初期設定するステップ。

図面の簡単な説明本発明の一つの実施例が添付の図面を用いて説明される。

図１は、モジュール中にグループ化されたいくつかの集積回路を含む回路のブロック図であり、その中で各集積回路は境界走査のテストに使用する走査セルを含んでいる。

図２は、一つの集積回路の境界走査構成をより詳細に示す図である。

図３は、変形された走査セルの詳細図である。

実施例図１はディジタルエレクトロニススジステムの簡略図であり、モジュール１０はそれぞれ４つの集積回路１１〜１４を含んでいる。この明細書においては、モジュールは単に４のみが示されるが、典型的なシステムにおいては、より多くのモジュール又はより少ないモジュールが存在してもよい。集積回路１１〜１４は機能バス１６によってマイクロプロセッサ１５に接続される。マイクロプロセッサ１５はメモリ１７、ソフトウェアストア１８及びユーザ・インターフェース１９に接続される。マイクロプロセッサ１５は、ソフトウェアストア１８からのプログラムを用いて、機能バス１６を用いてモジュール１０を制御する。

動作において、システムのオペレーティング・ソフトウェア２０は電話呼のようなシステムの通常の動作を制御する。診断及び保守・ソフトウェア２１は、システムの動作をモニタし、もし誤りが発生した場合は修復動作を開始する。誤り挿入ソフトウェア２２は、後でより詳細に記述されるように、診断及び保守・ソフトウェア２１の動作をテストするために用いられる。

また、マイクロプロセッサ１５はバス２４に接続されているＩＥＥＥ１１４９゜１のテストバス・コントローラ２３によってモジュール１０に接続される。集積回路とシステムの他の構成要素間に種々の相互接続が存在している。しかし、説明を簡単にするために、集積回路のテストに関連する接続のみが示される。

適当なテストバス・コントローラ２３及び関連のソフトウェアはＴＩ社によってＡＳＳＥＴの商標名でパッケージとして販売されている。このパッケージはパーソナルコンピュータ及びソフトウェアに挿入するカードによって構成され、このカードはＩＥＥＥ基準１１４９．１に従って構成されるいわゆるＴＡＰインターフェースを有する集積回路と通信を行う。集積回路１１〜１４はそれぞれＴＡＰインターフェース２５〜２８を有し、各々はクロック、モードセレクト、データ入力ポート及びデータ出力ボートを有する。ＴＡＰインターフェースは、４線式バス２９によってテストバス・コントローラ２３と通信を行う。

シリアル「走査」バス・セグメント３０は、テストバス・コントローラ２３のデータ出力を集積回路１１のデータ入力に接続する。　対応のシリアル・バス・セグメント３１．３２．３３及び３４は、集積回路１１〜１４をディジーチェーンによってテストバス・コントローラ２３のデータ入力ポートに接続する。ＴＡＰインターフェース２５〜２８は各々データ入力ポート及びデータ出力ポート間に接続されたシフトレジスタを有し、クロック（ＣＬＫ）及びモードセレクト（ＴＭＳ）の制御の下でデータを受信する。これらのシフトレジスタの一つは、テストバス・コントローラ２３からの命令シーケンスをストアするためにある。

集積回路１１〜１４はそれぞれ記憶装置３５〜３８の境界走査チェーンを有し、Ｔ　Ａ　Ｐインターフェース２５〜２８の「データ入力」ポートと「データ出力」ボート間に接続される。走査チェーン３５〜３８の各々は、シリアル走査チェーンに接続された外部シフトレジスタと考えられる。各ＴＡＰインターフェース２５〜２８は２つの基本動作モードを有し、これらはテストバス・コントローラ２３からのモード選択信号ＴＭＳを切り換えることによって選択される。

第一のモードにおいては、制御ビットＣ１トリガー・ビットＴを含む命令シーケンスは、その目的は後に明白になるが、ＴＡＰインターフェース中の命令レジスタ中にロードされる。

第二のモードにおいては、テストバス・コントローラ２３は、シリアル境界走査データ、すなわちバイナリ・ベクトルをクロック信号ＣＬＫの制御の下のシリアル・バス・セグメント３０によって走査チェーン中にシフトする。その後、バイナリ・ベクトルは、ストア命令に従って使用される。

バイナリ・ベクトルの明確な構成はシステム構成及び誤りか挿入される位置に依存する。バイナリ・ベクトルはユーザによって組み立てられ、ユーザー・インターフェース１９によって挿入される。診断及び保守・ソフトウェア２１は、ここではその詳細は記述されないか、もし正しく動作していれば、通常、誤りを発見して、その誤りを報告し、それらを修復する。

図１においては、集積回路１４の一部、特に「境界走査」チェーン３８の構成かより詳細に示される。境界走査の構成は、それぞれ対応の入出力パッド４３．４４．４５．４６ど集積回路１４のコア回路４７の間に設けられた複数の走査セル３９．４０，４１及び４２を含む。パッド４３〜４６は、図示されない端子に接続され、これらの集積回路を普通の方法で外部部品に接続する。集積回路１４内で、走査セル３９〜４２は制御信号バス４８及びトリガ信号バス４９によってＴＡＰインターフェース２８に接続される。

さらに、走査セル３９〜４２はシリアル走査バス・セグメント５０．５１．５２．５３及び５４によってディジーチェーンの形態でＴＡＰインターフェース２８の走査入力ポート及び走査出力ポート間で相互接続される。（他の接続は、説明の簡単ために図示されない。）図には、入力パッド４３．４４及び出力パット４５．４６に関する４つの走査セルのみが示されているが、集積回路のパッドの各入出力に対して通常一つの走査セルが存在するので、より多くの入出力が存在することは容易に理解できる。

入力走査セル３９及び出力走査セル４０は全く同じ構成である。出力走査セル４１及び４２は同じ構成であるが、入力走査セル３９及び４０と比べて関連するパッド及びコア回路に接続される方法が異なる。

図２は入力走査セル３９及び出力走査セル４２のより詳細な構成を示す。入力走査セル３９は記憶手段５５を含み、その記憶手段５５はそれぞれＤタイプ形式のフリップフロップ・セル５６及び５７を含む。シリアル・バス・セグメント５０は、ＴＡＰインターフェース２８の「走査入力」ポートとフリップフロップ・セル５６の入力とを接続し、その出力は、フリップフロップ・セル５７の入力及びセレクタスイッチとして動作するマルチプレクサ５８の一つの入力に共通に接続される。マルチプレクサ５８の他方の入力は制御信号バス４８に接続され、マルチプレクサ５８の制御入力はトリガ信号バス４９に接続される。マルチプレクサ５８の出力はその入力がそれぞれ入力パッド４３及びフリップフロップ・セル５７の出力に接続された第二のマルチプレクサ５９に接続される。マルチプレクサ５９の出力は、コア回路４７に接続され、フリップフロップ・セル５７の出力は、シリアル走査バス・セグメント５１に接続さね、走査信号をこのチェーンの次の走査セルに送る。マルチプレクサ５８及び５９は、セレクタとして動作し、入力パット４３からのデータをコア回路４７に渡す通常動作モード、あるいは、フリップフロップ５７中の誤りデータがコア回路４７に加えられるテストモードのいずれかを選択する。

上述したように、出力走査セル４２は構成上入力走査セル３９と実質的に同一である。従って、出力走査セル４２はフリップフロップ・セル５６及び５７に対応するフリップフロップ・セル６２及び６３を含み、またマルチプレクサ５８及び５９に対応するマルチプレクサ６５及び６６を含む。出力走査セル４２は、走査セル３９に対応する構成要素と同様に相互接続されるが、この入力及び出力は置き換えられている。すなわち、コア回路４７はマルチプレクサ６６の入力に接続され、出力パッド４６はマルチプレクサ６６の出力に接続される。

以下に動作について説明する。集積回路１４が通常の動作をするときは、テストバス・コントローラ２３は、マイクロプロセッサ１５の制御の下に、ディジタル制御信号Ｃ及びトリガ信号Ｔをローに維持する。したがってマルチプレクサ５９に加えられた二次制御信号Ｅはローの状態にあり、マルチプレクサ５９は、入力パッド４３からのデータ信号をコア回路４７に送る。

診断及び保守・ソフトウェアをテストする必要があるときは、テストバス・コントローラ２３は、ＩＥＥＥ１１４９．１プロトコルを用いて、シリアルデータ命令シーケンスを全てのＴＡＰインターフェース２５〜２８の中にシフトする。

命令シーケンスによって境界走査挿入レジスタチェーン３８をアクセスすることが可能になる。この命令シーケンスに含まれる制御ビットＣ及びトリガビットＴはゼロにセットされる。他のビットは、他の機能に用いられるが、ここにでは考慮されていない。もしいずれかの集積回路１１〜１４が誤りを有しない場合には、テスト・コントローラ２３は集積回路のＴＡＰインターフェースにそれらの集積回路を迂回するように指令する。バイパスレジスタを介して走査入力ポートを走査出力ポートに接続することによって迂回が実行される。

次に、ふたたび、ＩＥＥＥプロトコルに従って、テストバス・コントローラ２３は、シリアル境界レジスタデータシーケンスすなわち、バイナリ・ベクトルを集積回路１１〜１４の選択された一つの走査チェーン３５〜３８に中にシフトする。このバイナリ・ベクトルは、シリアル走査バス・セグメント３０〜３４によって走査セル３５〜３８のチェーン中にシフトされる。命令シーケンス及びパイ太り・ベクトルがこのように挿入されている間、このシステムは通常の方法で動作する。それぞれフリップフロップ・セル５６及び６２にロードされたデータは、誤り挿入「可能」ビットであると考えることができる。この「可能」ビットが、ハイのとき、誤りが関連パッドに加えられることを可能にする。逆に、この「可能」ビットがローのときは、誤りが関連パッドに加えられることができない。フリップフロップ・セル５７にロードされたデータはコア回路４７に加えられるべぎ実際の誤りデータ値である。同様に、フリップフロップ・セル６３にロードされるデータは出力パッド４６に誤りデータとして現れる。

バイナリ・ベクトルは走査チェーンにロードされ、誤りを加える各走査セルにおいて、フリップフロップ６２は「誤り可能」ビットの論理値】−を保持し、フリップフロップ６３は出力パッドに加えられる誤りデータを含む。同様に、誤りを加える各走査セルにおいて、フリップフロップ５６は「誤り可能」ビットの論理値１を保持し、フリップフロップ５７はコア回路に加えられるべき誤りデータを保持する。

テストバス・コントローラ２３は、その後、第二のシリアルデータ命令シーケンスを走査チェーンにシフトする。この第二の命令シーケンスは、選択された集積回路中のトリガ信号Ｔを有し、挿入されるべき関連の誤りデータを発生させる。

したかって、そのフリップフロップ５６中に論理１を含む各入力走査セルにおいては、マルチプレクサ５８及び５９は両方とも切り換えられる。その結果、コア回路４７に対応する出力は、通常その点に現れるデータに関係なく、フリップフロップ・セル５７中にロジック値を取る。同様に、フリップフロップ６２中で論理１を有する各出力走査セル中で、通常その点に現れるデータに関係なく、出力ピンはフリップフロップ６３中のロジック値であると推定する。

診断及び保守・ソフトウェアが誤りを検出し適当な動作をすると仮定すると、テストバス・コントローラ２３はその後、すべてのＴＡＰインターフェース２５〜２８の命令レジスタに他の命令シーケンスをシフトすることによって、システムをリセットし通常の動作モードにし、トリガ信号をクリアする。択一的に、ＴＡＰ・リセット装置は呼び出される。

トリガ信号Ｔは、テスト・アクセス・インターフェース２８から制御され、又はトリが信号Ｔは、別々の端子によって加えられる。このように、図２において、ＯＲゲート６６は、トリガ信号バス４９に接続された出力及びトリガ信号を受信するためにＴＡＰインターフェース２８に接続された２つの入力を有する。ゲート６６の他の入力は、別々の外部トリガ信号を加えるための入力バッド６７に接続される。入力バッド６７に外部アクセスを行うために付加的配線が必要である。

そのような別々のトリガ入力によって間欠的な誤りをシミュレーションするときにより精密な制御ができる。この精密な制御はトリガ信号Ｔをハイ・ローに切り換えることによってエミュレートできる。

本発明は、上述した特有な実施例の種々の変形の実施例が可能である。例えば、図１の６９は、入力走査セル３９に似ているが、負のフリップフロップ・セル５７及びマルチプレクサ５８を有する走査セル回路を走査チェーン３８に含むことができ、及びコア回路４７内の任意の点で誤りを挿入するために使用することもできる。そのような変形されたセル６９が図３に示され、それぞれシリアル・バス・セグメント５１及び５１′の間に接続されたフリップフロップ７０を含む。

フリップフロップ７０の出力は、マルチプレクサ７１の一つ入力に加えられ、他の入力は接地される。マルチプレクサ７１は、トリガ信号バス４９（図１及び図２を参照）を用いてトリガ信号Ｔによって制御さねへその出力は排他的論理和ゲート７２の一つの入力に接続される出力を有する。排他的論理和ゲート７２の他の入力は、入力データを受信するためにコア回路に接続され、その出力は、このデータが、通常、運ばれるコア回路４７の点に接続される。実際、排他的論理和ゲート７２は誤りが加えられるべきデータバスに挿入される。使用において、可能ビットは、フリップフロップ・セルフ０にストアされ、制御信号Ｔがハイのときに加えられる。マルチプレクサの中で７１を切り換えることによって、選択的にデータを逆転して、それを誤りとしてコア回路に加える。他の種類の誤りは、排他的論理和ゲート７２に対する他の回路で置き換えることによって加えることもできる。

実施例において、境界走査チェーン３５〜３８はそれぞれ従来の境界走査チェーンの長さの２倍である。しかしながら、好ましは、境界走査フリップフロップは、２つの別々のシフトレジスタチェーンに接続されることができる。その内の、一つは、「誤り可能」ビットであり、他は「誤りデータ」である。例えば、フリップフロップ５６及び５７は、お互いにシリーズではなく、むしろ、別々のチェーンであるべきである。

工業的適応性本発明の実施例の利点は、ハードウェアをテストするために供給される境界走査ハードウェアを利用することである。特別の論理が、テスト機能用の論理バスにのみ挿入されるので、集積回路の通常の機能には直接影響を及ぼさない。

本発明の実施例の他の利点は、誤りが集積回路の端子パッドの選択された一つに加えられることができることである。本当に、もし希望する場合は、一つの誤りを加えることができる。

田補正書の写しく翻訳文）提出書（特許法第１８４条の８）平成５年３月１７日

Claims

【特許請求の範囲】（１）テスト・インターフェース（２８）、複数の端子パッド（４３，４４，４５，４６）、各々がそれぞれ前記複数の端子パッドの一つに接続された対応する複数の各走査セル（３９，４０，４１，４２）及びコア回路（４７）を有する集積回路において、各走査セルは：（ｉ）前記端子パッドに接続された入力、前記コア回路に接続された出力；（ｉｉ）一対のバイナリ・ビットをストアするための記憶手段（５６，５７，６２，６３）、前記一対のバイナリ・ビットの一つは前記走査セルの出力に加えられるべき誤りデータを含み、一対のバイナリ・ビットの他方は前記一対のバイナリ・ビットの一つの印加を制御するように動作し、前記記憶手段は、テスト・インターフェースの入力ポート（３３）と出力ポート（３４）間で、複数の走査セルの残りの対応記憶手段と直列に接続され、前記テスト・インターフェースは前記一連の記憶手段にバイナリ・ベクトルをロードするための手段を含み；及び（ｉｉｉ）セレクタ手段（５８，５９；６５，６６）は制御信号（Ｃ）、トリガ信号（Ｔ）及び前記一対のビットの他方に応答し、前記走査セルの入力及び前記記憶手段の出力のいずれかを選択的に前記走査セルの出力へ接続し、前記誤りデータを前記走査セルへ加えることは、前記一対のビットの他方の状態に依存することを特徴とする集積回路。（２）請求項１の集積回路において：前記記憶手段は第二の記憶装置（５７；６３）と直列に接続された第一の記憶装置（５６；６２）を含み、前記第二の記憶装置は前記誤りデータビットをストアし、前記第一の記憶装置はバイナリビットをストアし、前記誤りデータビットの印加を制御することを特徴とする集積回路。（３）請求項１の集積回路において：前記記憶手段は直列に接続された第一の記憶装置（５６；６２）及び第二の記憶装置（５７；６３）を含み、前記セレクタ手段は第一のセレクタ（５８；６５）及び第二のセレクタ（５９；６６）を含み、前記第一のセレクタは前記トリガ信号（Ｔ）に応答して前記制御信号（Ｃ）及び前記第一の記憶装置の出力のいずれかを前記第二のセレクタに加えるように制御し、前記第二のセレクタは前記第一のセレクタの出力に応答して前記走査セル入力及び前記第二の記憶装置の出力のいずれかを選択し、前記誤りデータを前記走査セルの出力へ加えることを特徴とする集積回路。（４）請求項１の集積回路において：前記走査セル（５９）の入力及び出力は、それぞれ前記集積回路の入力端子パッド（４３）及び前記コア回路（４７）に接続されることを特徴とする集積回路。（５）請求項１の集積回路において：前記走査セル（６６）の入力及び出力は、それぞれ前記コア回路（４７）及び入力端子パッド（４６）に接続されることを特徴とする集積回路。（６）請求項１の集積回路において：ＯＲゲート手段（６６）は、前記トリガ信号を受信するために前記テスト・インターフェースに接続された第一の入力、前記集積回路のテスト入力端子（６７）に接続される第二の入力及び前記セレクタ手段（５８）に接続される出力を有することを特徴とする集積回路。（７）請求項１の集積回路において：前記走査セルの前記記憶手段と直列に接続された記憶装置（７０）を有し、前記記憶装置の出力は、セレクタ手段（７１）の一つ入力に結合され、前記セレクタ手段は第二の接地入力を有し、その出力は誤りを加えるための制御を行う回路（７２）に接続され、その制御入力は前記テスト・インターフェースに結合され前記トリガ信号を受信することを特徴とする集積回路（８）請求項７の集積回路において：前記回路は、排他的論理和ゲート手段（７２）を含み、そのゲート手段はセレクタ手段（７０）の出力に接続された一つの入力及び他の入力並びに誤りが加えられるべきデータバスと直列に接続された出力を有することを特徴とする集積回路。（９）少なくとも一つの集積回路（１１，１２，１３，１４）を含むシステムにおいて：各集積回路は前記テスト・インターフェース（２８）、複数の端子パッド（４３，４４，４５，４６）、各々が前記複数の端子パッドに接続され、対応の複数の走査セル（３９，４０，４１，４２）、及びコア回路（４７）とを有し、前記走査セルは前記テスト・インターフェースの走査入力ポート（３３）と走査出力ポート（３４）の間に直列に接続され、前記テスト・インターフェースは直列に接続された走査セルの選択された一つにバイナリ・ベクトルをロード可能であり、前記バイナリ基準ベクトルは、前記走査セルによって誤りデータを加えるために誤りデータビットと可能ビットとを交互に含み、さらに、このシステムは前記テスト・インターフェースを制御し、制御信号とトリガ信号を供給するコントローラ手段とを含み、各走査セルは、（ｉ）前記端子パッド（４３，４４，４５，４６）に接続された入力と前記コア回路（４７）に接続された出力を有し；（ｉｉ）他の走査セルの対応する記憶手段と直列に接続された記憶手段（５６，５７；６２，６３）を有し、前記バイナリ・ベクトルの一対のビットをストアし、前記一対のビットの一つは前記誤りデータビットを含み、前記一対の他方のビットは前記可能ビットを含み；及び（ｉｉｉ）さらに、前記制御信号（Ｃ）、前記トリガ信号（Ｔ）、及び前記一対のビットの他方のビットに応答して、前記走査セルの入力又は前記記憶手段を前記走査セルの出力に接続するセレクタ手段（５８，５９；６５，６６）を有し、この構成により、前記一対のビットの他方のビット状態によって、前記誤りデータが前記走査セルの出力として加えられることを特徴とするシステム。（１０）請求項９のシステムにおいて：第二の記憶装置（５７；６３）と直列に接続された第一の記憶装置（５６；６５）を含む前記記憶手段を有し、前記第二の記憶装置は誤りデータビットをストアし、前記第一の記憶装置はバイナリ・ビットをストアして前記誤りデータビットを加えるように制御することを特徴とするシステム。（１１）請求項９のシステムにおいて：前記記憶手段は前記テスト・インターフェースの走査入力と走査出力間で直列に接続された第一及び第二の記憶装置（５６，５７；６５，６６）を含み、前記セレクタ手段は第一のセレクタ（５８，６５）及び第二のセレクタ（５９，６６）を含み、前記第一のセレクタは前記制御信号及び前記第一の記憶装置の出力のいずれかを前記第二のセレクタの制御端子に加えるように動作し、前記第二のセレクタは前記走査セル入力及び前記第二の記憶装置の出力のいずれかを選択し、前記走査セルの出力へ前記誤りデータを加えるように動作することを特徴とするシステム。（１２）請求項９のシステムにおいて：前記走査セルの入力及び出力は、それぞれ前記集積回路の入力端子パッド（４３）及び前記コア回路（４７）に接続されることを特徴とするシステム。（１３）請求項９のシステムにおいて：前記走査セルの入力及び出力は、それぞれ前記集積回路の前記コア回路（４７）及び出力端子パッド（４６）に接続されたことを特徴とするシステム。（１４）請求項９のシステムにおいて：前記集積回路は、さらに、ＯＲゲート手段（６６）を含み、第一の入力は前記インターフェースに接続され前記制御信号を受信し、第二の入力は前記集積回路の入力端子（６７）に接続され、出力は前記セレクタ手段（５８；６５）に接続されたことを特徴とするシステム。（１５）請求項９のシステムにおいて：前記集積回路は、さらに、前記走査セルの前記記憶手段と直列に接続された記憶装置（７０）を含み、前記記憶装置の出力はセレクタ手段（７１）の一つの入力に結合され、前記セレクタ手段は第二の入力が接地され、その出力は誤りが加えられるコア回路の点に接続され、その制御入力は前記テスト・インターフェースに結合され前記トリガ信号を受信することを特徴とするシステム。（１６）請求項１５のシステムにおいて：さらに、２つの入力を有する排他的論理和ゲート手段（７２）を含み、このゲート手段の一つの入力は前記セレクタ手段（７１）の出力に接続され、その出力は誤りが加えられるべきデータパスと直列に接続されたことを特徴とするシステム。（１７）請求項９のシステムにおいて：さらに、前記誤りデータビットを加えることによって生じる誤りを診断するための手段（１５、１８、２１）を含むことを特徴とするシステム。（１８）請求項１７のシステムにおいて：前記記憶手段は第二の記憶装置（５７；６６）と直列に接続された第一の記憶装置（５６；６２）を有し、前記第二の記憶装置は誤りデータビットをストアし、前記第一の記憶装置はバイナリ・ビットをストアし、前記誤りデータビットを加えるように制御することを特徴とするシステム。（１９）請求項１７のシステムにおいて：前記記憶手段は前記テスト・インターフェースの走査入力と走査出力の間に直列に接続された第一及び第二の記憶装置（５６，５７；６５，６６）を有し、前記セレクタ手段は第一のセレクタ（５８；６５）及び第二のセレクタ（５９；６６）を含み、前記第一のセレクタは前記制御信号及び前記第一の記憶装置の出力のいずれかを前記第二のセレクタに加えて制御し、前記第二のセレクタは前記走査セル入力及び前記第二の記憶装置の出力のいずれかを選択し前記誤りデータを前記走査セルの出力へ加えることを特徴とするシステム。（２０）請求項１７のシステムにおいて：前記走査セルの前記入力及び前記出力は、それぞれ前記集積回路の入力端子パッド（４３）及び前記コア回路（４７）に接続されることを特徴とするシステム。（２１）請求項１７のシステムにおいて：前記走査セルの前記入力及び前記出力は、それぞれ前記集積回路の前記コア回路（４７）及び前記出力端子パッド（４６）に接続されることを特徴とするシステム。（２２）請求項１７のシステムにおいて：前記集積回路は、さらに、ＯＲゲート手段（６６）を有し、そのＯＲゲート手段の一つの入力は前記インターフェースに接続され前記制御信号を受信し、前記第二の入力は前記集積回路の入力端子に接続され、その出力は前記セレクタ手段に接続されたことを特徴とするシステム。（２３）請求項１７のシステムにおいて：前記集積回路は、さらに、前記走査セルと直列に接続された記憶装置（７０）を含み、前記記憶手段の出力はセレクタ手段（７１）の一つ入力に結合され、前記セレクタ手段は接地された第二の入力を有し、その出力は誤りが加えられるべきコア回路中の点に接続され、その制御入力は前記テスト・インターフェースに接続され前記トリガ信号を受信することを特徴とするシステム。（２４）請求項２３のシステムにおいて：さらに、排他的論理和ゲート手段（７２）を含み、このゲート手段は前記セレクタ手段の出力に接続された一つ入力及び他の入力、並びに誤りが加えられるべきデータパスと直列に接続された出力を有することを特徴とするシステム。（２５）テスト・インターフェース（２８）、複数の端子パッド（４３，４４，４５，４６）、対応する複数の走査セル（３９，４０，４５，４６）、及びコア回路（４）を有し、前記テスト・インターフェースはバイナリ・ベクトルを前記複数の選択された一つの走査セルにロードするために動作し、各走査セルは複数の端子パッドの一つに接続された入力と前記集積回路のコア回路に接続された出力を有し、記憶手段はバイナリ・ベクトルの一対のビットをストアし、セレクタ手段は前記走査セルの入力及び前記記憶手段の出力を前記走査セルの出力へ選択的に接続し、前記複数の走査セルの記憶手段は、前記テスト・インターフェースの走査入力ポートと走査出力ポートの間に直列に接続された、集積回路をテストする方法において：この方法は、（ｉ）各記憶手段が一対のビットを保持するようにバイナリ・ベクトルを前記一連の記憶手段にロードし、一つのビットは誤りデータを含み、他方のビットは可能ビットを含み、トリガ信号を前記セレクタ手段に加えて、前記一対のビットの前記他方のビットの状態によって、前記誤りデータビットを前記走査セルの出力に加えるように初期設定するステップ、を有することを特徴とする集積回路をテストする方法。（２６）請求項２５の方法において：前記記憶手段は、直列に接続された第一の記憶装置及び第二の記憶装置を含み、前記可能ビットが前記第一の記憶装置にあり、前記誤りデータビットが前記第二の記憶装置にあるように、前記バイナリ・ベクトルがロードされることを特徴とする集積回路をテストする方法。（２７）請求項２６の方法において：前記セレクタ手段は、第一のセレクタ及び第二のセレクタを有し、前記トリガ信号加えるステップは前記トリガ信号を前記第一のセレクタに加えるステップを含み、前記第一の記憶装置の出力は、前記第二の記憶装置の出力を選択するために前記第二のセレクタに加えられ、それにより、前記誤りデータを前記走査セルの前記出力加えることを特徴とする集積回路をテストする方法。（２８）請求項２６の方法において：前記走査セルの前記入力及び前記出力は、それぞれ前記集積回路の入力端子パッド及び前記コア回路に接続されることを特徴とする集積回路をテストする方法。（２９）請求項２６の方法において：前記走査セルの前記入力及び前記出力は、それぞれ前記集積回路の前記コア回路及び出力端子パッドに接続されることを特徴とする集積回路をテストする方法。（３０）請求項２６の方法において：前記制御信号は前記テスト・インターフェースによって前記セレクタ手段に加えられることを特徴とする集積回路をテストする方法。（３１）請求項２６の方法において：前記制御信号は集積回路の別々の入力端子によって前記セレクタ手段に加えられることを特徴とする集積回路をテストする方法。（３２）請求項２６の方法において：前記バイナリ・ベクトルを挿入する前に、バイナリ・ベクトルを走査セルにロードするように制御する命令シーケンスを前記テスト・インターフェースに加え、前記バイナリ・ベクトルを挿入後、前記誤りデータビットの印加を初期化するための前記制御信号及び前記トリガ信号を含む第二の命令シーケンスを加え、前記誤りデータビットを挿入後、第三の命令シーケンスを前記テスト・インターフェースに加え、前記走査セルをリセットし、データを前記端子パッド及び前記コア回路間でデータを通過させることを特徴とする集積回路をテストする方法。（３３）請求項２６の方法において：前記誤りデータビットを加えることによって前記集積回路が誤りを発生することをモニターするステップを有することを特徴とする集積回路をテストする方法。（３４）請求項３２の方法において：前記第三の命令シーケンスを加える前に、前記誤りデータビットを加えることによって前記集積回路が誤りが発生することをモニターするステップを有することを特徴とする集積回路をテストする方法。