JPH065082A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】プロテクト領域及び非プロテクト領域をメモリ
空間が有している半導体記憶装置であって、複数のメモ
リセル１を有するメモリセルアレイ１０と、メモリセル
アレイ１０内の不良メモリセルを置換するための冗長メ
モリセル１１と、冗長メモリセル１１をプロテクトする
か否かを設定する書き込み保護設定手段７とを備えてい
る。 【効果】冗長置換後に於いても、冗長置換前と全く同じ
プロテクト領域及び非プロテクト領域を保持することが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、メモリ空間の一部が書き込み保護（ライトプロテ
クト）されている半導体記憶装置の冗長手段に関する。

【０００２】

【従来の技術】図４は、メモリ空間の一部がライトプロ
テクトされている半導体記憶装置のメモリブロックの一
例を示している。図４には、そのメモリブロックに属す
るメモリセルアレイ１０、行デコーダ２、列デコーダ
３、書込み回路４、読み出し回路５、ワードライン３０
及びビットラインペア４７等が模式的に示されている。
メモリセルアレイ１０は、行及び列に配されたメモリセ
ル１を有している。

【０００３】このメモリブロックは、行デコーダ２から
延びる２５６本のワードライン３０を有している。行デ
コーダ２が行アドレス（ＲＡ０−ＲＡ７）をデコードす
ることにより、２５６本のワードライン３０から１本の
ワードライン３０を選択する。行アドレス（ＲＡ０−Ｒ
Ａ７）の全てが０のときに選択されるワードライン３０
を０番のワードライン３０とし、行アドレス（ＲＡ０−
ＲＡ７）の全てが１のときに選択されるワードライン３
０を２５５番のワードライン３０とする。

【０００４】本半導体記憶装置には、書き込み保護手段
（以下、「プロテクト手段」とする）が設けられてい
る。このプロテクト手段は、各ワードライン３０毎に設
けられた書き込み保護設定手段（以下、「プロテクト設
定手段」とする）６を有している。各プロテクト設定手
段６は、ゲートがワードライン３０に接続されたトラン
ジスタである。このトランジスタのソース／ドレインの
一方は、共通のノード１００を介して、プルアップ素子
１０１に接続されている。トランジスタのソース／ドレ
インの他方は、接地されている。後述するように、この
トランジスタの閾値を調整することにより、ワードライ
ン３０毎にプロテクト領域及び非プロテクト領域の設定
を行うことができる。

【０００５】書き込み回路４には、書き込みデータを受
け取る書き込みデータのための端子と、外部からの書き
込み命令を示すライトイネーブル（ＷＥ）信号を受け取
るＷＥ端子と、ライトプロテクト手段からのプロテクト
信号を受け取るプロテクト用端子９と、プログラム端子
とが設けられている。通常のメモリ使用状態では、ＷＥ
信号及びプロテクト信号の両方がＨレベルの場合にの
み、選択されたメモリセル１へのデータ書き込みが書き
込み回路４により行われる。すなわち、プロテクト信号
がＬレベルにあれば、ＷＥ信号がＨレベルにあっても、
書込み回路４によるデータの書き込みは実行されない。
また、プロテクト領域への書き込み、すなわち、プログ
ラムを行う場合には、プログラム端子をＨレベルにする
ことで、プロテクト領域への書き込みが可能となる。

【０００６】この半導体記憶措置のメモリブロックは、
図示されるように、プロテクト領域と非プロテクト領域
に分けられている。例えば、メモリセルアレイ１０のう
ち、０番から１２７番迄のワードラインに対応する領域
について、プロテクトを行う場合、０番から１２７番迄
のワードラインについての全てのプロテクト設定手段６
の閾値が低く設定され、１２８番から２５５番までのワ
ードラインについての全てのプロテクト設定手段６のト
ランジスタの閾値が高く設定される。より具体的には、
０番から１２７番迄のワードラインについては、ワード
ラインが非選択状態（Ｌレベル）時にプロテクト設定手
段６のトランジスタはオフし、ワードラインが選択状態
（Ｈレベル）の時にプロテクト設定手段６のトランジス
タはオンする。また、１２８番から２５５番までのワー
ドラインについては、ワードラインが非選択状態時にも
選択状態時にも、プロテクト設定手段６のトランジスタ
はオフである。どのプロテクト設定手段６のトランジス
タの閾値を高くするか低くするかの設定は、ＲＯＭにデ
ータを書き込む方法と同様にし、マスクを用いて行われ
る。

【０００７】次に、プロテクト手段により、プロテクト
がどのように達成されるかをより具体的に説明する。図
示されているメモリブロックでは、０番から１２７番迄
のワードライン３０の何れかが選択されたとき、それら
のワードライン３０についてのプロテクト設定手段６の
トランジスタがオンするため、ノード１００はトランジ
スタを介して接地され、ノード１００の電位はＬレベル
にプルダウンされる。ノード１００の電位は２段インバ
ータを介してプロテクト用端子９に伝達される。このた
め、ノード１００の電位がＬレベルになると、プロテク
ト用端子９もＬレベルになり、そのワードライン３０に
ついての書き込みが阻止される。一方、１２８番から２
５５番迄のワードライン３０の何れかが選択されたとき
は、プロテクト設定手段６がオフしているため、ノード
１００はプルアップ素子１０１を介してＨレベルに維持
される。このため、プロテクト用端子９もＨレベルにな
り、ＷＥ信号がＨレベルになれば、そのワードライン３
０についてデータの書き込みが行われる。

【０００８】

【発明が解決しようとする課題】一般に半導体記憶装置
には、不良ビットを救済するための冗長手段が設けられ
る。図４に示されている半導体記憶装置のメモリブロッ
クについて、不良ビットを救済するための１本の冗長ワ
ードライン４と冗長行デコーダ８が設けられた場合の問
題点を以下に説明する。

【０００９】メモリブロック内に不良メモリセルがある
場合、その不良メモリセルの属する不良ワードラインが
冗長ワードライン４と置換されることになる。この置換
は、冗長行デコーダ８に対して不良行アドレスを設定
し、かつ、行デコーダ２に於て不良ワードラインを非活
性化することにより達成される。置換は、具体的には、
レーザトリミング技術によって行われることになる。

【００１０】図４は、プロテクトがなされていない冗長
ワードライン４を有している場合を示している。この場
合、プロテクトされている領域に不良ビットが発生した
とき、その不良ビットの属する不良行アドレスについ
て、冗長ワードラインとの置換を行うと、そのアドレス
については、プロテクトが行われていない状態になって
しまうという問題がある。図５（ａ）及び（ｂ）に示す
簡略化したメモリマップを参照しながらこの問題を説明
する。図５（ａ）に示されるように、不良アドレスがプ
ロテクト領域内に発生すれば、図５（ｂ）に示されるよ
うに、その不良メモリと置換される冗長メモリはライト
プロテクトされないていないため、冗長置換後、ライト
プロテクト領域が変化してしまう。

【００１１】また、プロテクトが行われた冗長ワードラ
イン４を備えたメモリブロックでは、プロテクトされて
いない領域に不良ビットが発生した場合、その不良ビッ
トの属する不良行アドレスについて冗長ワードライン４
との置換を行えば、そのアドレスについては、プロテク
トが行われた状態になってしまうという問題がある。こ
のように、ライトプロテクト領域を備えた半導体記憶装
置に於いて、冗長手段を設けると、冗長手段により冗長
救済後にライトプロテクト領域が変化するという問題か
生じる。

【００１２】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、不良ビット
を冗長手段により冗長救済した後も、ライトプロテクト
領域が変化することのない半導体記憶装置を提供するこ
とにある。

【００１３】

【課題を解決するための手段】本発明の半導体記憶装置
は、書き込み保護されている領域及び書き込み保護され
ていない領域をメモリ空間が有している半導体記憶装置
であって、複数のメモリセルを有するメモリセルアレイ
と、該メモリセルアレイ内の不良メモリセルを置換する
ための冗長メモリと、該冗長メモリを書き込み保護する
か否かを設定する書き込み保護設定手段とを備えて、そ
のことにより上記目的が達成される。

【００１４】前記書き込み保護設定手段は、前記不良メ
モリセルが前記書き込み保護されている領域のメモリセ
ルである場合には、前記冗長メモリを書き込み保護する
ように設定され、該不良メモリセルが前記書き込み保護
されていない領域のメモリセルである場合には、該冗長
メモリを書き込み保護しないように設定されることが好
ましい。

【００１５】好ましい実施例では、前記冗長メモリは単
位容量を有しており、前記不良メモリセルを単位容量毎
に置換する。

【００１６】

【実施例】以下に、本発明を実施例について説明する。

【００１７】図１は、本発明の第１の実施例である半導
体記憶装置が有しているメモリブロックの構成例を示し
ている。このメモリブロックは、図４に示された半導体
記憶装置のメモリブロックと同様に、行及び列に配され
た複数のメモリセル１を有するメモリセルアレイ１０
と、メモリセルアレイ１０から所望のメモリセル１を選
択するための行デコーダ２及び列デコーダ３と、複数の
ワードライン３０及び複数のビットラインペア４７と、
選択されたメモリセル１にデータを書き込むための書き
込み回路４と、選択されたメモリセル１からデータを読
み出すための読み出し回路５と、メモリセルアレイ１０
内の不良メモリセルを置換するための複数の冗長メモリ
セル１１と、冗長メモリセル１１のための冗長ワードラ
イン４と、冗長ワードライン４を選択するための冗長行
デコーダ８とを備えている。

【００１８】各メモリセル１は、ビットラインペア４７
及びワードライン３０に接続されている。ビットライン
ペア４７は、トランジスタを介してデータ線１５に接続
されている。そのトランジスタは、行デコーダ３の出力
する列選択信号４６に応じて開閉する。データ線１５
は、書き込み回路４及び読み出し回路５に接続されてい
る。

【００１９】本半導体記憶装置は、プロテクト手段を有
しており、メモリ空間がプロテクトされている領域（プ
ロテクト領域）及びプロテクトされていない領域（非プ
ロテクト領域）を有している。このプロテクト手段は、
各ワードライン３０毎に設けられた複数のプロテクト設
定手段６を有している。本実施例のプロテクト設定手段
６は、ゲートがワードライン３０に接続されたトランジ
スタ（記憶手段）である。このトランジスタのソース／
ドレインの一方は、プロテクト手段の共通のノード１０
０を介して、プルアップ素子１０１に接続されている。
トランジスタのソース／ドレインの他方は、接地されて
いる。なお、プロテクトを行う方法は、図４に示した半
導体記憶装置について説明した方法と同様である。

【００２０】本実施例の半導体記憶装置は、更に、冗長
メモリセル１１をプロテクトするか否かを設定するため
の冗長メモリプロテクト設定手段７を備えている。本実
施例の冗長メモリプロテクト設定手段７は、図１に示さ
れるように、トランジスタ７ａとヒューズ７ｂとからな
る簡略な構成を有している。このトランジスタ７ａは、
ゲート電極とソース／ドレインとを有するＭＯＳＦＥＴ
であり、そのゲート電極は冗長ワードライン４に接続さ
れ、ソース／ドレインの一方はノード１００に接続さ
れ、他方はヒューズ７ｂを介して接地されている。この
ように、本実施例に於ける冗長メモリプロテクト設定手
段７は、他のワードライン３０についてのプロテクト設
定手段６に並列に配置されている。

【００２１】冗長メモリプロテクト設定手段７は、不良
メモリセルがプロテクトされている領域のメモリセル１
である場合には、冗長メモリセルをプロテクトするよう
に設定され、不良メモリセルがプロテクトされていない
領域のメモリセル１である場合には、冗長メモリセル１
１をプロテクトしないように設定される。この設定は、
冗長メモリ書き込み設定手段７のヒューズ７ｂをショー
ト状態又はオープン状態にすることで実行される。

【００２２】以下に、本実施例にて行われる冗長救済
を、より具体的に説明する。まず、レーザトリミングに
よって、不良メモリセルを含む行アドレスを冗長行デコ
ーダ８内に設定し、行デコーダ２内で不良メモリセルを
含むワードライン３０を非活性化する。このような設定
は、冗長行デコーダ８及び行デコーダ２内に設けられて
いる所定のヒューズをレーザトリミングにより溶断する
ことにより実行される。不良メモリセルがプロテクトさ
れている領域のメモリセル１である場合には、上記レー
ザトリミングの際に、冗長メモリプロテクト設定手段７
のヒューズ７ｂをレーザトリミングにより切断する。一
方、不良メモリセルがプロテクトされていない領域のメ
モリセル１である場合には、冗長メモリプロテクト設定
手段７のヒューズ７ｂを切断することなくそのままの状
態に維持する。

【００２３】本実施例の冗長メモリ（冗長行）は、所定
の単位容量を有しており、不良メモリセルをその単位容
量毎に置換する。なお、冗長メモリラインの本数は複数
本であってもよい。その場合、各冗長メモリライン毎に
冗長メモリプロテクト設定手段７が設けられることにな
る。

【００２４】図２は、本発明の第２の実施例である半導
体記憶装置の構成例を示している。この半導体記憶装置
は、複数のメモリセル１を有するメモリセルアレイ１０
と、メモリセルアレイ１０から所望のメモリセル１を選
択するための行デコーダ２及び列デコーダ３と、選択さ
れたメモリセル１にデータを書き込むための書き込み回
路４と、選択されたメモリセル１からデータを読み出す
ための読み出し回路５と、メモリセルアレイ１０内の不
良メモリセルを置換するための冗長メモリセル１１と、
冗長メモリセル１１の冗長ビットラインペア１４７と、
冗長ビットラインペア１４７を選択するための冗長列デ
コーダ１３と、を備えている。

【００２５】本実施例の半導体記憶装置は、ビットライ
ンペア４７毎に、言い替えれば、列アドレス毎にプロテ
クト設定手段１４を有している。各プロテクト設定手段
１４は、トランジスタ１４ａ、プルアップ素子１４ｂ、
ＡＮＤゲート１４ｃ、及びＯＲゲートを有している。ト
ランジスタ１４ａのゲートはＷＥ信号を受け取り、ソー
ス／ドレインの一方は接地され、ソース／ドレインの他
方はプルアップ素子１４ｂ及びＯＲゲートの第２入力端
子に接続されている。ＯＲゲートの第１入力端子はプロ
グラム端子に接続されている。ＯＲゲートの出力端子は
ＡＮＤゲート１４ｃの第１入力端子に接続されている。
ＡＮＤゲート１４ｃの第２入力端子は列デコーダ３に接
続されている。本半導体記憶装置のメモリ空間は、列ア
ドレスで区分されるプロテクト領域及び非プロテクト領
域を有している。

【００２６】列アドレス単位でのプロテクトを、以下に
説明する。本実施例の書き込み回路４は、ＷＥ信号を受
け取ると、データ線１５に書き込みデータを伝達する
が、選択された列（ビットラインペイ４７）がプロテク
ト領域にある場合、プロテクト設定手段１４の出力５０
に応じて、データ線１５とビットラインペア４７とを切
り放すことによりライトプロテクトが実現される。

【００２７】より具体的に説明する。以下において、ま
ず、通常の使用状態であるプログラム端子がＬレベルの
ときの動作について説明する。非プロテクト領域に対し
ては、プロテクト設定手段１４のトランジスタ１４ａ
は、閾値が高く設定されている。より具体的には、トラ
ンジスタ１４ａのゲートがＨレベルであってもＬレベル
であっても、トランジスタ１４ａはオフしている。この
ため、ＯＲゲートの２つの入力端子（第１及び第２の入
力端子）のうちのプルアップ素子１４ｂに接続された第
２入力端子は、プルアップ素子１４ｂによって、常にＨ
レベルに保持される。このため、ＡＮＤゲート１４ｃの
第２の入力端子の電位が、選択された列デコード信号線
４６の電位によりＨレベルになれば、ビットラインペア
４７とデータ線１５とは必ず接続されることになる。

【００２８】一方、プロテクト領域についてはプロテク
ト設定手段１４のトランジスタ１４ａは、閾値が低く設
定されている。より具体的には、トランジスタ１４ａの
ゲートＨレベル時はトランジスタ１４ａはオンし、トラ
ンジスタ１４ａのゲートがＬレベルの時はトランジスタ
１４ａはオフする。このため、ＷＥ信号がＬレベルであ
れば、ＯＲゲートの第２の入力端子はプルアップ素子１
４６によってＨレベルに保持される。しかし、ＷＥ信号
がＨレベルになると、トランジスタ１４ａがオンするた
め、ＯＲゲートの第２入力端子はＬレベルにプルダウン
され、ＡＮＤゲート１４ｃの出力５０はＬレベルにな
る。従って、プロテクト領域内の列（ビットラインペア
４７）が選択され、列選択信号４６がＨレベルとなって
も、ＷＥ信号がＨレベルになれば、データ線１５とビッ
トラインペア４７とを切り放させることになる。トラン
ジスタ１４ａの閾値の設定は、ＲＯＭにデータを書き込
む方法と同様にしてマスクを用いて行われる。

【００２９】本実施例は、更に、冗長列（冗長ビットラ
インペア１４７）のためのメモリプロテクト設定手段１
２を有している、この冗長ビットラインペア１４７のた
めのメモリプロテクト設定手段１２は、トランジスタ１
２ａ、プルアップ素子１２ｂ、ＡＮＤゲート１２ｃ、Ｏ
Ｒゲート、及びヒューズ１２ｄを有している。トランジ
スタ１２ａのゲートはＷＥ信号を受け取り、ソース／ド
レインの一方は接地され、他方はヒューズ１２ｄを介し
てプルアップ素子１２ｂ及びＯＲゲートの第２の入力端
子に接続されている。ＯＲゲートの第１入力端子はプロ
グラム端子に接続されている。ＯＲゲートの出力端子は
ＡＮＤゲート１２ｃの第１入力端子に接続されている。
ＡＮＤゲート１２ｃの第２入力端子は冗長列デコーダ１
３に接続されている。プルアップ素子１２ｂとトランジ
スタ１２ａとの間のヒューズ１２ｄは、レーザトリミン
グにより溶断される。

【００３０】冗長救済時には、レーザトリミングによっ
て不良ビットを含む列アドレスを冗長列デコーダ１３内
に設定し、列デコーダ３内で不良ビットを含む列デコー
ド信号を非活性にする。このとき、同時に、不良ビット
を含む列アドレスがプロテクト領域にあるか否かに応じ
て、ヒューズ１２ｄを切断するかそのままにしておく。
より詳細に説明すれば、不良アドレスがプロテクト領域
にあれば、ヒューズ１２ｄをそのままにし、不良アドレ
スが非プロテクト領域にあれば、ヒューズ１２ｄを切断
する。このようにして、列アドレス（ビットラインペア
４７）単位でライトプロテクトを実現する方法と同様の
方法で、冗長列アドレス（冗長ビットラインペア１４
７）についてもライトプロテクトを実現することができ
る。

【００３１】また、プロテクト領域にプログラムすると
きには、プログラム端子をＨレベルにするとともに、Ｗ
ＥをＨレベルにする。この場合、プロテクト設定手段の
設定にもかかわらず、ＡＮＤゲート１２ｃの第１入力端
子がＨレベルになるので、ＷＥがＨレベルであっても、
プロテクト領域に対して出力５０がＨレベルとなり、プ
ロテクト領域への書き込みを実行することができる。

【００３２】図３（ａ）、（ｂ）及び（ｃ）に示す簡略
化したメモリマップを参照しながら本発明の実施例の効
果を説明する。図３（ａ）に示されるように、不良アド
レスがプロテクト領域内に発生すれば、図３（ｂ）に示
されるように、その不良メモリと置換される冗長メモリ
もライトプロテクトされる。一方、不良アドレスが非プ
ロテクト領域内に発生すれば、図３（ｃ）に示されるよ
うに、その不良メモリと置換される冗長メモリはライト
プロテクトされない。

【００３３】

【発明の効果】このように、本発明によれば、冗長メモ
リに対してもライトプロテクトするかしないかを設定で
きるので、冗長置換後に於いても、冗長置換前と全く同
じプロテクト領域及び非プロテクト領域を保持すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示す図である。

【図２】本発明の第２の実施例の構成を示す図である。

【図３】本発明の実施例の効果を模式的に示すための簡
略化されたメモリマップであって、（ａ）は冗長置換前
のメモリマップ、（ｂ）はプロテクトされた冗長メモリ
により冗長置換された後のメモリマップ、（ｃ）はプロ
テクトされていない冗長メモリにより冗長置換された後
のメモリマップである。

【図４】従来例の構成を示す図である。

【図５】従来例の問題点を模式的に示すための簡略化さ
れたメモリマップであって、（ａ）は冗長置換前のメモ
リマップ、（ｂ）はプロテクトされていない冗長メモリ
により冗長置換された後のメモリマップである。

【符号の説明】

１ メモリセル ２ 行デコーダ ３ 列デコーダ ４ 書き込み回路 ５ 読み出し回路 ６ プロテクト設定手段 ７ 冗長メモリプロテクト設定手段 ８ 冗長行デコーダ １０ メモリセルアレイ １１ 冗長メモリセル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１ 8728−4Ｍ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 書き込み保護されている領域及び書き込
   み保護されていない領域をメモリ空間が有している半導
   体記憶装置であって、 複数のメモリセルを有するメモリセルアレイと、 該メモリセルアレイ内の不良メモリセルを置換するため
   の冗長メモリと、 該冗長メモリを書き込み保護するか否かを設定する書き
   込み保護設定手段と、 を備えている半導体記憶装置。
2. 【請求項２】 前記書き込み保護設定手段は、前記不良
   メモリセルが前記書き込み保護されている領域のメモリ
   セルである場合には、前記冗長メモリを書き込み保護す
   るように設定され、該不良メモリセルが前記書き込み保
   護されていない領域のメモリセルである場合には、該冗
   長メモリを書き込み保護しないように設定される請求項
   １に記載の半導体記憶装置。
3. 【請求項３】 前記冗長メモリは単位容量を有してお
   り、前記不良メモリセルを単位容量毎に置換する請求項
   １に記載の半導体記憶装置。