JPH0650835B2

JPH0650835B2 - デ−タ処理装置

Info

Publication number: JPH0650835B2
Application number: JP62027526A
Authority: JP
Inventors: 陽一森谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-02-09
Filing date: 1987-02-09
Publication date: 1994-06-29
Anticipated expiration: 2009-06-29
Also published as: JPH02256328A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、時分割多元接続（ＴＤＭＡ；Time Divisio
n Multiple Access ）通信方式による衛星通信などの地
上局内に設けられる共通ＴＤＭＡ端局設備の内、その送
受信データの圧縮／伸張，結合／分離，スクランブル／
デスクランブル及びプリアンブルの付加などの処理を行
うデータ処理装置に関するものである。

〔従来の技術〕

定められたフレーム及びバースト構成に従って、ディジ
タルデータを送受信するＴＤＭＡ通信方式を適用する地
上局の共通ＴＤＭＡ端局設備の一従来例を第１３図に示
す。ＴＤＭＡ通信方式について、又第１３図に示した端
局設備についてはその類似が例えば宮内一洋，野坂邦史
著による産業図書出版の“ディジタル衛星信号”の４．
３．１章〜４．３．３章などに述べられているので、こ
こでは個々についての説明は省略する。

図において、１はデータ処理装置、２は送信データを入
力する入力端子、３は入力端子２より入力された連続的
なシリアル方式の送信データをパラレル方式のデータに
変換した後一旦ストアし、再びこれを間欠的にストア
（入力）時よりも速いスピードで読み出す圧縮バッフ
ァ、４は圧縮バッファ３のパラレル方式のデータ出力を
シリアル方式のデータに変換するパラレル／シリアル変
換器、５は送信のエネルギー拡散のためのスクランブ
ラ、６はプリアンブル発生器７で発生したプリアンブル
ビット列をスクランブラ５の出力データ列の前部に付加
するプリアンブル付加器、８は送信処理されたデータ列
を変調器９に送出するための出力端子、１０は前記変調
器９にその出力をＯＮ／ＯＦＦするためのゲート信号を
与える出力端子である。

また、１１は復調器、１２は復調器１１の出力をデータ
処理装置１の受信側に入力する入力端子、１３は送信局
側で施されたスクランブルを除去するためのデスクラン
ブラ、１４はシリアル／パラレル変換器、１５はシリア
ル／パラレル変換器１４の間欠的なパラレル出力データ
を一旦ストアした後、これらを連続的なシリアルデータ
として読み出す伸張バッファ、１６はその出力端子、１
７はユニークワード検出器、１８はユニークワード検出
器１７からの検出パルスを元に送受信フレームの時刻基
準を作成したり、その局の送受信のバースト同期を制御
する同期制御部、１９は同期制御部１８の出力信号をも
とに各回路にタイミングやゲート信号を与えるタイミン
グ発生部である。

次に動作について説明する前に、ＴＤＭＡ通信方式特有
のＴＤＭＡフレーム構成とバースト構成について簡単に
説明する（詳細は同じく前記図書の４．３．１章などに
説明されている）。

ＴＤＭＡ通信方式では、一定周期毎に各局が割り当てら
れたタイムスロットに電波を送出する。例えば、通信衛
星を介する場合には、定められた周波数上でそれぞれの
局がこれに時分割で接続することによって各局相互の電
波が混信せずに通信を行うことができる。この周期の一
単位をフレームと称し、又、各局が送出する電波の一単
位をバーストと称する。バーストとバーストの間にはガ
ードタイムと称する隙間が設けられている。第２図にフ
レームとバーストの構成例を示す。

第１３図に示したデータ処理装置は、入力端子２の連続
送信データを第２図に示した所定の形式のバースト状に
形成して変調器９に送出したり、又復調器１１で再生さ
れたビット列からのその局が必要とするデータ部分を分
離し、連続データに変換して出力端子１６に出力したり
する処理を行うものである。

次に、処理の過程を送信側のデータ処理、そして受信側
のデータ処理の順に説明する。

まず入力端子２に接続される、例えば地上局側の連続し
た送信データは、メモリ素子によって構成される圧縮バ
ッファ３に順次ストアされる。ストアされたデータはそ
の局のバーストの送出時刻に対応して、パラレル／シリ
アル変換器４を通じて衛星側のクロックで１バーストで
送出するビット分が順次読み出されていく。読み出され
たデータ列は、順次スクランブラ５に入力されてスクラ
ンブルされる。その出力ビットは次にプリアンブル付加
器６に入力される。プリアンブル付加器６では、丁度そ
の局のタイムスロットのプリアンブル送出時刻に対応し
てプリアンブル発生部７で発生した所定のプリアンブル
（第２図に示したように、例えば搬送波再生／タイミン
グ再生用のビット列ＣＢＲＳ及びｕｗからなる）を出力
しており、その終了に引き続き先のスクランブルされた
ビット列が出力されるタイミングで両ビット列を結合す
る。即ち、プリアンブル付加器６の出力ビット列は第２
図のバーストに対応している。このように形成された送
信バーストに対応したビット列は出力端子８を通じて変
調器９に送出される。

以上が送信側のデータ処理の一例であるが、このような
一連の動作のタイミング、即ち圧縮バッファから送信デ
ータを読み出すタイミングやスクランブルやプリアンブ
ルのビット列の発生を開始したり、終了したりするゲー
ト信号などはタイミング発生部１９から供給される。こ
のタイミング発生部１９は出力端子１０を通じて変調器
９にそのＯＮ／ＯＦＦゲートも供給する。このゲート信
号は出力端子８の送信バーストに対応したビット列に同
期しており、その局の所定のタイムスロット、即ち送信
バーストに対応したビット列が変調器９に入力される間
に対応して変調器９の出力をオンにし、それ以外ではオ
フにする（この信号を、以後キャリアＯＮ／ＯＦＦ信号
と称する）。

次に受信側のデータ処理について説明する。復調器１１
で再生されたビット列は入力端子１２を通じてデスクラ
ンブラ１３に入力され、デスクランブルされる。そして
デスクランブラ出力のビット列のうち、この受信局にと
って必要な部分が順次シリアル／パラレル変換器１４を
通じて伸張バッファ１５にストアされる。そして、スト
アされた伸張バッファ１５内の受信データは出力側のク
ロックで連続的に読み出され、出力端子１６を通じて例
えば地上側に送出される。

以上が受信側のデータ処理の一例であり、送信側と同
様、一連の動作を制御するタイミングやゲート信号はタ
イミング発生部１９から個々の回路に供給される。

なお、ユニークワード検出器１７は各受信バーストのユ
ニークワードを検出し、その検出パルスを同期制御部１
８に与える。同期制御部１８はこれらのパルスのタイミ
ングをもとに受信フレームや送信フレームの時刻基準な
どを作成し、これをタイミング発生部１９に与える。

以上が第１３図に示したデータ処理装置１とその周辺回
路の説明である。ここでは簡単な一例について示した
が、適用される通信方式によっては、同時に２つのビッ
ト系列が処理されたり、又誤り訂正のための符号化を行
う符号化器や、符号化された受信データを復号するため
の復号器が備えられたり、１バースト内に複数のチャネ
ルのデータを多重化するために複数の圧縮／伸張バッフ
ァが備えられたりすることもある。

〔発明が解決しようとする問題点〕

以上のように、従来のデータ処理装置は個々の作用毎に
その作用を果す専用の回路が設けられており、そして、
それらの回路はタイミング発生部からのタイミング信号
やゲート信号によって動作の開始や終了などが制御され
るようになっていた。このためシステムパラメータの変
更、例えばプリアンブル長やその内容の変更やタイムス
ロットの変更に際しては回路を変更する必要がある等の
困難があった。あるいは、個々の回路（ハードウェア）
に工夫をこらして変更に対処できるようにしたとして
も、その自由度の範囲が狭かった。又、個々の回路がタ
イミング発生部からのタイミング信号で制御されるため
多種類の正確なタイミング信号が必要であり、パラメー
タの変更と同時にこれらのタイミング信号の関係も変更
する必要があった。即ち、装置が複雑になり、かつパラ
メータの変更に対する許容範囲が狭いという欠点があっ
た。

この発明は上記のような問題点を解消し、汎用性が高
く、システムパラメータの変更にも容易に対応でき、構
成も簡単なデータ処理装置を提供するものである。

〔問題点を解決するための手段〕

この発明に係るデータ処理装置は、二つの記憶領域を有
し、第１の基準タイミング信号にもとづいてこの二つの
領域に択一的に領域単位で上記送信データを書き込み、
これら書き込んだ送信データを記憶する第１の記憶手段
と、第１の基準タイミング信号にもとづいて上記第１の
記憶手段の二つの記憶領域から択一的に上記送信データ
を読み出して、この読み出した送信データを送信処理
し、バーストに対応した形式で出力する変換手段と、複
数の記憶領域を有し、第１の基準タイミング信号にもと
づいて上記複数の記憶領域に書き込み、この書き込まれ
たデータを記憶する第２の記憶手段と、上記第１，第２
の記憶手段および上記変換手段に対し、受信したバース
ト状の受信データにもとづいて、上記第１の基準タイミ
ング信号を供給する第１の基準タイミング信号供給手段
と、第２の基準タイミング信号にもとづいて、上記第２
の記憶手段の複数の記憶領域から択一的にバーストに対
応して処理された上記送信データを読み出し、この読み
出した送信データを変調して、出力する変調手段と、上
記変調手段に対し、上記第１の基準タイミング信号と同
一周期の第２の基準タイミング信号を供給する第２の基
準タイミング信号供給手段とを設けるようにしたもので
ある。

〔作用〕

この発明においては、上述のように装置を構成したこと
により、従来、ハードウエアによりリアルタイム処理を
要しており、システムパラメータの変更に対応するため
の変更の自由度が小さかった送受信のデータ処理を、変
換手段とこれを挟むように設けられたメモリによって実
現された変換手段および第１，第２の記憶手段によりこ
れを実行するので、汎用性が高く、システムパラメータ
の変更に対しても容易に対応でき、しかも装置を簡単に
構成できるものが得られる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１はこの発明のデータ処理装置、１００は
送受信のデータ処理をプログラム命令によって実行する
ＣＰＵ、１０１は主にプログラムをストアするプログラ
ムメモリ、１０２は処理過程でのデータなどをストアす
るワークメモリ、２は例えば地上側からの送信データの
入力端子、１０３は入力端子２のシリアル方式のデータ
をパラレル方式に変換するシリアル／パラレル変換器、
１０４はシリアル／パラレル変換器１０３からのデータ
を書き込む一方で、既にストアしたデータをデータバス
１０５上に読み出すことができる圧縮メモリ、１０６は
ＣＰＵ１００によって送信処理されたバーストに対応す
る送信ビットやこれに対応するキャリアＯＮ／ＯＦＦビ
ットを書き込む一方で、既にストアされたこれらのデー
タを読み出すことができる送信メモリ、１０７と１０８
はそれぞれ送信メモリ１０６から読み出した出力ビット
のうちバーストに対応する送信ビットと、キャリアＯＮ
／ＯＦＦに相当するビットをシリアル方式に変換して出
力端子８，１０を通じてデータ処理装置１の周辺装置で
ある変調器９に送出するパラレル／シリアル変換器であ
る。

なお、上記圧縮メモリ１０４により、二つの記憶領域を
有し、第１の基準タイミング信号にもとづいてこの二つ
の領域に択一的に領域単位で上記送信データを書き込
み、これら書き込んだ送信データを記憶する第１の記憶
手段が、上記送信メモリ１０６により、複数の記憶領域
を有し、第１の基準タイミング信号にもとづいて上記複
数の記憶領域に書き込み、この書き込まれたデータを記
憶する第２の記憶手段がそれぞれ構成されている。ま
た、上記ＣＰＵ１００により第１の基準タイミング信号
にもとづいて上記第１の記憶手段の二つの記憶領域から
択一的に上記送信データを読み出して、この読み出した
送信データを送信処理し、バーストに対応した形式で出
力する変換手段が構成されている。また、上記ＣＰＵ１
００と変調器９とにより、第２の基準タイミング信号に
もとづいて、上記第２の記憶手段の複数の記憶領域から
択一的にバーストに対応して処理された上記送信データ
を読み出し、この読み出した送信データを変調して、出
力する変調手段の両者がそれぞれ構成されている。

また、１１はデータ処理装置１の周辺装置としての復調
器、１２は復調器１１からのビットをデータ処理装置１
に入力する入力端子、１０９は入力端子１２からのビッ
ト列をパラレル方式に変換するシリアル／パラレル変換
器、１１０はシリアル／パラレル変換器１０９の出力ビ
ットを書き込む一方で、既にストアされたデータをデー
タバス上に読み出すことができる受信メモリ、１１１は
受信処理されたデータを書き込む一方で、既にストアさ
れた受信処理データを読み出すことができる伸張メモ
リ、１１２は伸張メモリ１１１から読み出した出力をシ
リアル方式のビット列に変換し連続的に読み出すパラレ
ル／シリアル変換器、１６はパラレル／シリアル変換器
１１２の例えば地上側への出力端子である。また、１１
３はＣＰＵ１００によって制御され、各メモリのＣＰＵ
側（入出力端子の内データバス１０５に接続される側）
の領域のアドレスを与えるアドレスバス、１１４，１１
５，１１６，１１７はそれぞれ圧縮メモリ，送信メモ
リ，受信メモリ，伸張メモリの外部側（入出力端子の内
シリアル／パラレル変換器やパラレル／シリアル変換器
に接続される側）の領域のアドレスを制御する第１〜第
４のアドレスカウンタ、１１８は上記４つのメモリの読
み出し領域，書き込み領域を切り換えるためのアドレス
制御信号を出力するトグル制御カウンタである。

また、１７と１８は復調器１１出力のユニークワードを
検出し、その局の送／受信のフレーム基準タイミング信
号を作成するデータ処理装置１の周辺装置としてのユニ
ークワード検出器と、同期制御部であり、このユニーク
ワード検出器１７と同期制御部１８の両者により、第
１，第２の記憶手段および変換手段に対し、受信したバ
ースト状の受信データにもとづいて、第１の基準タイミ
ング信号を供給する第１の基準タイミング信号供給手段
と、変調手段に対し、第１の基準タイミング信号と同一
周期の第２の基準タイミング信号を供給する第２の基準
タイミング信号供給手段とが構成されている。

次に動作について説明する。今、説明を具体的に行うた
めに第２図において、フレーム長をビット数換算で２５
６０ビット，バースト数は４でそれぞれの長さは６３２
ビット，その間のガードタイムは８ビット，搬送波及び
ビットタイミング再生用ビット（ＣＢＲＳ）は合せて１
２８ビット，ユニークワード（ｕｗ）は１６ビット，デ
ータ部分は４８８ビット，又その局が送信するバースト
はバースト２，受信するバーストはバースト４であると
想定する。

なお、以下の説明中におけるＣＰＵの動作，及びこれに
係わる詳細な接続図及び用語については、例えばインテ
ルジャパン(株)発行の“マイクロコンピュータユーザ
ースマニュアルＭＣＳ−85”1983年などに詳しく述
べられているのでここでは説明を省略する。又、説明中
にＣＰＵによる処理方法の一例を示すが、本発明はこれ
ら個々の処理方法（プログラムの内容）に特徴を有する
ものではないので、これらの説明については全体の動作
の流れを把持できる程度に止める。

ＣＰＵはこのデータ処理装置１の周辺装置である同期制
御部１８が出力する受信フレーム基準パルス（ここで
は、復調器１１で再生された受信フレームの先頭のビッ
ト位置に一致するものとする）によってその内部のプロ
グラムカウンタがリセットされ、プログラムメモリ１０
１の０番地よりその命令の実行を開始する。

まず、任意の受信フレームにおけるＣＰＵによる処理に
ついて説明する。今、任意のＭ番目の受信フレームの基
準パルスによってＣＰＵがリセットされた時点におい
て、圧縮メモリ１０４にはＭ−１番目の受信フレーム区
間で入力端子２を通じて入力された１バースト分の送信
データ４８８ビット分が、又受信メモリ１１０にはＭ−
１番目の受信フレーム区間の全再生ビット２５６０ビッ
トがストアされているものとする。

はじめに送信側処理を説明する。

第３図に８ビット／ワードのメモリを使用して構成した
圧縮メモリ１０４のメモリマップ例を示す。圧縮メモリ
１０４はその局の１フレーム分の送信データをストアす
るＣ−１とＣ−２の２つの領域を有する。ＣＰＵはプロ
グラムの命令によって圧縮メモリ１０４の内容Ｓ_０〜Ｓ
₄₈₇を読み出し、これにスクランブルの処理を施す。こ
こで、Ｓ_０〜Ｓ₄₈₇は入力端子２を通じて入力された送
信データの順に対応するビットである。第１４図に従来
のスクランブラの回路例（従来図、第１３図中の符号５
に相当する）を示す。第１４図において、５５はデータ
の入力端子、５６はスクランブルを受けたデータの出力
端子である。スクランブルパターン発生部を構成する５
段のＤ−フリップ／フロップ５１の出力論理はデータ入
力端子５５から新しいバーストのデータ列が到来する毎
にセットパルス５４によって全て“１”に初期化され
る。このような作用は、本発明の構成では例えば次のよ
うにＣＰＵで実行することができる。即ち、プログラム
メモリ１０１の領域に予め第１４図のＡ点で発生するの
と同様の１バースト分のスクランブルパターンをストア
しておき、圧縮メモリ１０４から読み出した送信データ
と、そのポジションに対応するスクランブルパターンを
ＣＰＵ内の演算器で排他的論理（ＥＸ−ＯＲ）演算すれ
ばよい。このスクランブル処理されたデータは送信メモ
リ１０６の所定のアドレスにストアする。第４図に、８
ビット／ワードのメモリを使用した送信メモリ１０６の
メモリマップの一例を示す。送信メモリ１０６はＴＤＭ
Ａフレーム上の全ビットに対応するＳ領域とＣ領域とか
らなるＴＸ−１，ＴＸ−２，ＴＸ−３の３つの領域を有
する。又、図中Ｂ１，Ｂ２，Ｂ３，Ｂ４は各バーストに
対応する。

今、送信バーストはバースト２であるから、スクランブ
ル処理されたデータは送信する順に第４図のＳ−Ｂ２の
領域のＳ_０〜Ｓ₄₈₇の位置にストアする。以上は、スク
ランブルの処理である。

次に、プリアンブルの付加の一例について説明する。第
２図に示したバースト例のプリアンブルはＣＢＲＳとｕ
ｗからなる。ＣＢＲＳは通常“１”の連続パターンとこ
れに続く０−１−０−１…の繰り返しパターンによって
構成される。そこで、ＣＰＵは所定の数の“１”と“１
−０−１−０…”を第４図に示す送信メモリ１０６の所
定のアドレスにストアする。又、ｕｗは今ビットｕ_０〜
ｕ₁₅からなる特殊なパターンであるが、固定のパターン
であるため、これをスクランブルの場合と同様予めプロ
グラムメモリ１０１の所定のアドレスにストアしてお
き、これを送信メモリ１０６の所定のアドレス、即ち第
４図に示すｕ_０〜ｕ₁₅の位置に転送する。

次に、キャリアＯＮ／ＯＦＦ信号の処理について説明す
る。キャリアＯＮ／ＯＦＦ信号は、これを変調器９に供
給し、例えばその論理が“１”の場合には変調器９の出
力をオンし、“０”の場合にはそれをオフするものであ
る。即ち、フレームの内その局がバーストを送信する間
のみ変調器９をオンするための信号である。これに対応
するビットは送信メモリ１０６のＣの領域にストアす
る。今、その局が送信するフレーム中のバーストはバー
スト２であるから、第４図に示したＣ−Ｂ２のガードタ
イムに相当するビットを除いた部分に“１”を、その他
のＣの領域，Ｃ−Ｂ１，Ｃ−Ｂ３，Ｃ−Ｂ４には“０”
をストアする。

以上が、送信のデータ処理でＣＰＵが果す役割の一例で
ある。

次に受信側の処理について説明する。

第５図に８ビット／ワードのメモリを使用した受信メモ
リ１１０のメモリマップの一例を示す。受信メモリ１１
０はＴＤＭＡフレーム上の全ビットに対応するＲＸ−
１，ＲＸ−２の２つの領域を有する。又、図中、Ｂ１，
Ｂ２，Ｂ３，Ｂ４は各バーストに対応する。先に仮定し
たように、この受信メモリ１１０には既にＭ−１番目の
受信フレーム中の全再生ビットが受信フレームの先頭部
から順に８ビット単位でストアされている。このうち、
その局が必要とするデータは想定によりＢ４の領域にス
トアされたＳ_０〜Ｓ₄₈₇のビットである。ＣＰＵはこれ
らのビットを読み出し、デスクランブルのパターンとＥ
Ｘ−ＯＲ論理演算してデスクランブルする。デスクラン
ブルのパターンはＳ_０〜Ｓ₄₈₇を送信した局のスクラン
ブルパターンに等しいが、通常はこれを受信する局のス
クランブルパターンにも等しいため、この場合は先の送
信処理で説明したスクランブルパターンを用いることが
できる。デスクランブルされたＳ_０〜Ｓ₄₈₇に対応する
ビットは伸張メモリ１１１に順にストアする。第６図に
８ビット／ワードのメモリを使用した伸張メモリ１１１
のメモリマップ例を示す。伸張メモリ１１１は、その局
が必要とする１フレーム分の受信データをストアするＥ
−１とＥ−２の２つの領域を有する。

以上が、受信データ処理でＣＰＵが果す役割の一例であ
る。

以上、Ｍ番目の受信フレーム内でＣＰＵとメモリの間で
行われる処理について説明した。なお、上記において
は、送信処理，受信処理の順に説明したが、これはあく
まで説明の順序であって処理すべき順序ではない。従来
例のように信号の流れに沿って各回路が順に動作する必
要はなく、Ｍ番目の受信フレーム内でとにかく上記の処
理を完了していればよい。即ち、Ｍ＋１番目の受信フレ
ーム基準パルスが次にＣＰＵをリセットするまでに、送
信メモリ１０６には第４図に示した所定のアドレスにＭ
−１番目の受信フレーム区間で入力された送信データを
もとに作成された送信バーストに対応するビットとその
キャリアＯＮ／ＯＦＦ信号に対応するビットがストアさ
れ、又Ｍ−１番目の受信フレームで受信された再生ビッ
トの内その局が必要とする受信処理されたデータが伸張
メモリ１１１の所定のアドレスにストアされていればよ
い。

次に、圧縮メモリ１０４，伸張メモリ１１１，受信メモ
リ１１０及び送信メモリ１０６の構成と、それらの入出
力端子の内シリアル／パラレル変換器やパラレル／シリ
アル変換器を通じて地上側及び変調器／復調器側に接続
された領域のアドレスを制御するアドレスカウンタ１１
４，１１７，１１６，１１５とトグル制御カウンタ１１
８などの作用について説明する。

具体的な説明のために、先の想定のもとでこれらの各回
路を実現する場合の一例を第７図，第８図，第９図，第
１０図に示す。第７図(a)は圧縮メモリ１０４とその周
辺回路、(b)はそれらの主なタイムチャート、第８図(a)
は送信メモリ１０６とその周辺回路、(b)はそれらの主
なタイムチャート、第９図はトグル制御カウンタ１１
８、第１０図(a)は圧縮メモリ１０４と伸張メモリ１１
１の第１と第４のアドレスカウンタ１１４，１１７、
(b)は受信メモリ１１０の第３のアドレスカウンタ１１
６、(c)は送信メモリ１０６の第２のアドレスカウンタ
１１５である。

これらのメモリのうち、圧縮メモリ１０４，受信メモリ
１１０，及び伸張メモリ１１１は第３図，第５図，第６
図に示したＣ−１とＣ−２，ＲＸ−１とＲＸ−２，Ｅ−
１とＥ−２のように領域を２分割して使用される。な
お、これらの図中、斜線で示した領域はメモリの分割の
区切りをよくするための不使用部分で本発明の原理に係
わるものではない。

しかも、これらのメモリは一方の領域にデータを書き込
みつつ、他方の領域からストアされたデータの読み出し
が可能な構成とする。このような構成をしたメモリ回路
は従来よりトグルメモリと称して、２つのメモリ素子を
使用した回路があるが、最近ではＬＳＩとしてデュアル
ポートメモリ（Dual Port Memory）の名称で市販されて
いるもの（例えばＩＤＴ社のＩＤＴ７１３０やＩＤＴ７
Ｍ１３４等）が使用できる。第７図(a)，(b)に８ビット
×１０２４ワードのデュアルポートメモリを使用した場
合の具体的な圧縮メモリ１０４とその周辺の回路例及び
それらの主なタイムチャートを示す。図中、圧縮メモリ
１０４のＬを付した入出ポートは、Ｌを付したアドレス
端子のアドレス信号によってアドレスが制御され、また
Ｒを付した入出ポートはＲを付したアドレス端子のアド
レス信号によってアドレスが制御される。

これらの３つのメモリは、トグル制御カウンタ１１８の
出力信号によってそれらの上位アドレスを制御され、受
信フレーム基準パルス毎に書き込み領域と読み出し領域
とが交互に切り換えられる。例えば第３図の圧縮メモリ
において、ある受信フレームで第３図に示した領域Ｃ−
１が第１のアドレスカウンタ１１４によってそのアドレ
スが制御される書き込み領域として使われている時に
は、領域Ｃ−２はＣＰＵ側のアドレスバス１１３のアド
レス信号によってそのアドレスが制御される読み出し領
域となる。そして、これらの関係は次の受信フレーム基
準パルスによって反転する。

伸張メモリ１１１及び受信メモリ１１０もトグル制御カ
ウンタ１１８の出力信号によって同様の制御を受ける。
なお、伸張メモリ１１１の回路例は圧縮メモリ１０４の
場合と、又受信メモリ１１０の回路例もそれが書き込み
側の第３のアドレスカウンタ１１６によってＡ_6L，
Ａ_7L，Ａ_8Lも制御されることを除けば圧縮メモリ１０４
の場合と同様であるのでここでは省略する。

第１のアドレスカウンタ１１４は圧縮メモリ１０４の書
き込み領域内のアドレスを、第３のアドレスカウンタ１
１６は受信メモリ１１０の書き込み領域内のアドレス
を、又第４のアドレスカウンタ１１７は伸張メモリ１１
１の読み出し領域内のアドレスを制御する。

同期式の市販の１６進カウンタを使用したこれらの回路
例を第１０図の(a)と(b)に示す。(a)は圧縮メモリと伸
張メモリ用のアドレスカウンタ、(b)は受信メモリ用の
アドレスカウンタである。また、(a)のカウンタは地上
側の送／受信データの伝送クロックであるクロック１に
よってカウントアップする。(b)のカウンタは復調器１
１からの再生ビットの伝送クロックであるクロック２に
よってカウントアップする。又、これらのクロックは受
信フレームの先頭で発生する受信フレーム基準パルスに
同期しており、これによってカウンタは受信フレーム毎
にリセットされる。そして、第１のアドレスカウンタ１
１４は入力端子２に入力される連続したシリアル方式の
データ列を圧縮メモリ１０４に順にストアするため、そ
のクロックの８倍の周期でそのアドレスを順にセットす
る。これは、入力データをシリアル／パラレル変換器１
０３を通じて８ビット単位でパラレル方式に変換してス
トアするためである。第４のアドレスカウンタ１１７は
パラレル／シリアル変換器１１２及び出力端子１６を通
じて、連続したシリアル方式で伸張メモリ１１１にスト
アされた受信処理データを読み出すため、同様に地上側
のクロックの８倍の周期でそのアドレスを順にセットす
る。なお、ここで想定したように送信バーストと受信バ
ーストの構成が等しい場合には、第１のアドレスカウン
タ１１４と第４のアドレスカウンタ１１７は併用でき
る。

又、受信メモリ１１０の書き込みアドレスを制御する第
３のアドレスカウンタ１１６は、シリアル／パラレル変
換器１０９を通じて入力端子１２からのシリアル方式の
復調器１１の再生出力ビット列をフレームの先頭部から
順に受信メモリ１１０にストアするため、そのクロック
の８倍の周期でそのアドレスを順にセットする。

以上の説明によって、Ｍ−１番目の受信フレーム区間に
入力端子２を通じて入力された送信データは、Ｍ番目の
受信フレーム区間で送信処理されバースト構成に対応し
た形で送信メモリ１０６にストアされること、又、Ｍ−
１番目の受信フレーム区間が入力端子１２を通じて入力
された復調器１１からの再生ビットのうち、その局にと
って有効な受信データはＭ番目の受信フレーム区間内に
受信処理され伸張メモリ１１１にストアされ、Ｍ＋１番
目の受信フレーム区間内を通じて連続的に出力端子１６
により出力されることが理解できる。

次に送信メモリ１０６とその周辺の第２のアドレスカウ
ンタ１１５などの作用について説明する。

送信メモリ１０６は上記３つのメモリとは異なり、第４
図に示したＴＸ−１，ＴＸ−２，ＴＸ−３のように少な
くとも３領域に分割して使用される。それぞれの領域は
書き込み，ストア，読み出しのどれか１つに当てられる
が、この役割はフレーム周期で切り換えられ循環する。

次に、送信メモリだけを３つの領域に分割する理由につ
いて述べる。ＴＤＭＡ方式による衛星通信では、各バー
ストが衛星上で第２図のごとくに整列するように各局は
それぞれのバーストを送出する。一方、地上局から衛星
に電波が到達するまでには約120msec の時間を要する。
従って地上局はこの時間遅延分を見込んだ上でバースト
を送出する必要がある。通常、地上局は受信フレーム基
準パルスに対応して送信フレーム基準パルスを局内で作
成し、これを基準にその局が割当てられたバースト位置
に合わせてバーストを送出する。即ち、送信フレーム基
準パルスは、ここではもしそのパルス位置で電波を送出
すれば衛星上でフレームの先頭のビット位置に一致する
タイミングとして作成されたものであるとする。なお、
このような送／受信フレーム基準パルスは、ユニークワ
ード検出器１７と同期制御部１８とから作成されるが、
その方法は本発明に係わるものではないので、ここでは
このような基準パルスが１８の出力に得られるものとし
て説明する。

受信フレーム基準パルスと送信フレーム基準パルスのタ
イミング関係は地上局の地球上の位置によって局毎に異
なるし、又、同一局においても衛星の軌道変動によりゆ
っくりと変化する。

本データ処理装置では送受信の処理を一括してプロセッ
サで行うため、先に示したようにＣＰＵのリセット及び
圧縮メモリ，伸張メモリ，受信メモリのトグルタイミン
グはいずれも受信フレーム基準パルスによって行う。も
し、受信フレーム基準パルスと送信フレーム基準パルス
とが常に一致しているとすれば、送信メモリも先の３つ
のメモリと同様に２つの領域からなるトグル構成とし、
これを受信フレーム基準パルスでトグルし、又このパル
スで読み出し側のアドレスを制御するアドレスカウンタ
をリセットすれば、Ｍ−１番目の受信フレーム内に入力
端子２を通じて入力され、Ｍ番目の受信フレーム区間で
送信メモリにストアされた所定の形式のバーストに対応
するビットはＭ＋１番メモリの受信（又は、送信）フレ
ーム区間内の正しいタイミングで出力端子８を通じて変
調器９に送出される。しかしながら、通常、受信フレー
ム基準パルスと送信フレーム基準パルスのタイミングは
先に述べたように一致しない。このような状況下で、送
受信の一括処理と正しいタイミングにおけるバーストの
送出の両者を満たすために、送信メモリは３つの領域に
分割する。そして、ＣＰＵ側からの書き込み領域は受信
フレーム基準パルス毎にＴＸ−１→ＴＸ−２→ＴＸ−３
→ＴＸ−１→…のように循環して設定する。一方、読み
出し側の領域は送信フレーム基準パルス毎に同様に循環
して設定する。

第８図(a)，(b)に８ビット×４０９６ワードのデュアル
ポートメモリを使用した場合の具体的な送信メモリとそ
の周辺の回路例及びそれらの主なタイムチャートを示
す。又、第１０図(c)に１６進のカウンタで構成する第
２のアドレスカウンタ１１５の回路例を示す。

このカウンタは、送信フレームの先頭で発生する送信フ
レーム基準パルスによってリセットし、変調器９に送出
するビットの伝送クロックであるクロック３でカウント
アップする。

今、Ｍ番目の受信フレーム基準パルスによって始まるＭ
番目の受信フレーム区間に、Ｌ番目の送信フレーム基準
パルスによってＬ番目の送信フレーム区間が始まるもの
とする（第８図(b)参照）。そして、例えばＭ番目の受
信フレーム区間において、第４図に示した送信メモリの
ＴＸ−１の領域内のアドレスがアドレスバス１１３を通
じてＣＰＵ側から制御され、そこに送信処理によって送
信バーストに対応するビットが書き込まれていくものと
すると、このとき読み出し側の領域はＬ番目の送信フレ
ーム基準パルス以前ではＴＸ−２に設定され、Ｍ−２番
目の受信フレーム区間で送信処理されストアされた内容
が読み出される。又、そのパルス以降ではＴＸ−３に読
み出し領域が切り換わり、Ｍ−１番目の受信フレーム区
間で送信処理されストアされた内容が読み出される。つ
まり、Ｍ＋１番目の受信フレーム基準パルスによって、
ＣＰＵ側からの書き込み領域がＴＸ−１からＴＸ−２に
切り換わったときには、既に読み出し領域はＴＸ−２か
らＴＸ−３に移っている。このように、送信メモリはそ
の領域を３分割することによって書き込み領域と読み出
し領域が重ならないようにアドレスが制御される。

第２のアドレスカウンタ１１５は上記送信メモリ１０６
の読み出し領域内のアドレスを制御する。このカウンタ
１１５は送信フレーム基準パルスによってリセットさ
れ、送信メモリ１０６の１フレーム分の内容をフレーム
の先頭に対応するビットがストアされたアドレスから順
に読み出す。但し、送信メモリ１０６には第４図に示し
たように、送信バーストに対応するビット（図中Ｓの領
域）の他に、キャリアＯＮ／ＯＦＦ信号に対応するビッ
ト（図中Ｃの領域）もストアされている。このため、第
２のアドレスカウンタ１１５はクロックの８シンボルに
対応する周期内で第４図の領域Ｓに対応するアドレスと
領域Ｃに対応するアドレスの２通りを時分割してセット
する。これは、第２のアドレスカウンタ１１５から送信
メモリ１０６のＡ_9Lへの信号によって行われる。そし
て、領域Ｓに対応した出力データは、８ビット単位でシ
リアル方式に変換するためにパラレル／シリアル方式に
変換するためにパラレル／シリアル変換器１０７を通じ
て出力端子８に、又、領域Ｃに対応した出力データは同
様にパラレル／シリアル変換器１０８を通じて出力端子
１０に出力される。出力端子８と１０の出力ビットはそ
れぞれ本装置の周辺機器である変調器９の変調ビット入
力端子とキャリアＯＮ／ＯＦＦ信号入力端子に接続され
る。

これらの４つのメモリの領域のトグルや循環を制御する
トグル制御カウンタ１１８の回路の一例を第９図に示
す。この図に示すように、該カウンタ１１８は、受信フ
レーム基準パルス毎にカウントアップする２つの同期式
カウンタ１１８ａ，１１８ｂと、送信フレーム基準パル
ス毎にカウントアップする同期式カウンタ１１８ｃとか
らなる。送信メモリの書き込み領域の循環と読み出し領
域の循環の位相関係が所定の関係になるように、書き込
み側のアドレス信号となるＧ２の反転信号によって読み
出し側の領域を制御するカウンタ１１８ｃがリセットさ
れる。

第９図に関連する信号のタイムチャートは第８図の(b)
の中に示す。

又、受信フレーム基準パルスと送信フレーム基準パルス
は本装置の周辺回路としてのユニークワード検出器１７
と同期制御部１８によって作成され、本装置に供給され
る。

なお、各メモリの制御信号、例えば書き込み信号や出力
イネーブル信号は、アドレスカウンタによってアドレス
が制御される側は各アドレスカウンタの下位ビットの、
例えば第１０図(a)，(b)の場合は一段目の１６進カウン
タのＱｃ端子、又(c)の場合は一段目の１６進のカウン
タのＱ_Ｂ端子の信号を利用して作成し、又、ＣＰＵ側か
らのそれらは通常ＣＰＵの制御バスなどを通じてメモリ
に供給されるが、これらの方法はＣＰＵやメモリを使用
した一般の回路でよく知られているとともに、本発明が
意図する作用に直接係わるものではないため、又、各シ
リアル／パラレル変換器及びパラレル／シリアル変換器
についても同様の理由でここでは説明を省略する。

なお、実施例では送受信処理の一例としてスクランブル
やデスクランブル，プリアンブルの付加やデータの分離
などについて述べたが、処理の種類はこの限りではな
い。必要とその可能性に応じて符号化や暗号化などの処
理も行う。

以上が、本発明の一実施例として示した第１図の説明で
ある。但し、説明中における例えば送信ビットの数やこ
れに対応するメモリマップ中の数字などは、説明を具体
的にするために、先に示した仮想のパラメータに対する
値であり、本発明は本質的にこれらの数字に係わるもの
ではない。

なお、上記実施例では本発明の基本的な構成について説
明したが、場合によっては、第１１図に示すように、高
速処理のための性能の向上や、又他の作用の付加などの
ために、一般的にＣＰＵよりも高速のデータ演算処理が
可能なディジタル信号プロセッサ（ＤＳＰ）１１９、及
びこのＤＳＰ１１９と各メモリ間や、又メモリ間相互で
直接データの転送を実行するＤＭＡコントローラ１２０
や本装置が含まれる共通ＴＤＭＡ端局設備の全体の制御
をするホストプロセッサ間とのデータのやりとりを行う
ためのインタフエースメモリ１２１、又受信フレーム基
準パルスと送信フレーム基準パルスとの位相関係が悪い
場合にこれを解消する第１の遅延回路１２２，第２の遅
延回路１２３などが用いられることもある。

次にこの第１１図に示した実施例の作用効果について説
明する。

まずＤＳＰ１１９とこれと共に設けるＤＭＡコントロー
ラ１２０の追加について説明する。ＤＳＰ１１９をＣＰ
Ｕの入出力機器として位置付けし、これをＣＰＵと併用
すること、又これに伴いＤＭＡコントローラを設ける方
法はＣＰＵを使用する回路構成の中でしばしば見られる
方法である。即ち、この変形例は変形部分に新規性を有
するものではなく、ＣＰＵを使用して送受信処理の一括
処理を可能にした第１図の延長線上にあるものである。

その効果と作用は次の通りである。ＤＳＰは特にディジ
タルデータの高速演算処理に適応したプロセッサで、送
受信処理の高速化を果たすことができる。即ち、第１図
ではＣＰＵ内で実行したスクランブル／デスクランブル
処理や、又必要に応じて符号化などの処理をＤＳＰ内で
高速に実行することができる。一方、これと併用される
ＤＭＡコントローラ１２０は主にデータバス上に接続さ
れたＤＳＰ１１９の入出力ポートと各メモリ間のデータ
の転送を高速で行うために使用する。ＤＭＡコントロー
ラ１２０はメモリの転送開始アドレスや、転送数などが
ＣＰＵによって設定される。そして、ＤＳＰ１１９より
直接メモリ転送の要求を受けると、ＣＰＵに代わって、
設定されたパラメータに従ってアドレスバス上にアドレ
ス信号を送出し、高速でメモリとＤＳＰ間のデータの転
送を実行する。このように両者の併用は処理の高速化が
必要な場合の変形例である。なお、ＤＳＰ，ＤＭＡコン
トローラ共市販されているものが使用できるため、ここ
では詳細な動作の説明は省略する。

次に、インタフェースメモリ１２１の作用と効果につい
て説明する。

第１図の例では、プログラムメモリ１０１にストアされ
たプログラムに従って、一定の処理を受信フレーム毎に
ＣＰＵが実行する場合について説明した。ところで、実
際の送受信処理においてはフレームを単位として処理の
パラメータを変化したい場合がある。例えば、ＴＤＭＡ
衛星通信方式では、バーストを初めて衛星上に送出する
場合（初期アクジション時）にはバーストの送出をフレ
ーム上の初期アクジション専用のスロットで行ったり、
又初期アクジション用の短かいバーストでこれを行った
りする（前記文献の４．３．３章を参照されたい）。こ
のような指示は通常、本装置が含まれる地上局の共通Ｔ
ＤＭＡ端局設備の全体を管理，制御する別のプロセッサ
（ここではホストプロセッサと称する）が行う。インタ
フェースメモリ１２１の１つの役割はこのような指示を
ホストプロセッサから受けとり、この指示に従った送受
信処理を随時可能にすることである。即ち、ＣＰＵのプ
ログラムを所定の時期、例えば各フレームのデータ処理
の先頭部分でインタフェースメモリ１２１の内容、つま
りホストプロセッサからの指示を見、これによって処理
のパラメータを定めるような構成にしておくことによっ
て、フレーム単位の指示に応じた柔軟な処理が行える。
また、このインタフェースメモリ１２１としてデュアル
ポートメモリを使用すれば、本装置１側からホストプロ
セッサに情報を転送することもできる。例えば、第２図
に示したバースト構成において、そのデータ部分に地上
側からのデータ以外に局間の制御情報（ＯＷ信号と称す
る）などを多重化する場合もある。ホストプロセッサか
らのＯＷ信号をインタフェースメモリ１２１を通じて受
けとり、送信処理によってこれをバースト中に結合（多
重化）したり、逆に相手局からのバースト中に含まれる
ＯＷ信号を受信処理によって分離し、インタフェースメ
モリ１２１を通じてホストプロセッサにこれを転送する
こともできる。

さらに、次のような場合にもホストプロセッサ側から情
報を受けとる。

第１図の説明においては、各受信バーストは第２図のフ
レーム構成に従って受信フレーム基準パルスを先頭に所
定の位置に正しく整列しているものとしたが、実際には
受信バーストの受信フレーム基準タイミングに対する相
対位置関係は、そのバーストの所定の位置の両側にある
ガードタイムを含めた許容スロットの中で変動すること
がある。このようなバーストに対する復調器出力の再生
ビットを直接入力端子１２を通して本装置に入力する
と、第５図に示した受信メモリのメモリマップにおい
て、受信処理すべきＳ_０〜Ｓ₄₈₇のビットが所定のビッ
ト位置からずれてストアされることになる。

このようなずれの量はユニークワード検出器１７によっ
て検出され、通常は復調器１１の出口に設けられたエラ
スティックバッファと言われる一種のシフトレジスタが
そのずれの量に応じて制御され、これにより再生ビット
の位置が公称位置に修正される。

これに対し第１１図においては、上記ずれの量をホスト
プロセッサを通じてインタェースメモリ１２１から本装
置内に通知することにより、仮りに公称位置からずれた
ままの再生ビットを受信メモリにストアしても、これを
正しく処理することができる。

以上のように、インタフェースメモリ１２１は本装置と
ホストプロセッサ間で送受信処理に係わる情報や、バー
スト中に多重化された，又は多重化する情報の連絡ポー
トとしての役割を果す。

次に、第１の遅延回路１２２と第２の遅延回路１２３の
作用について説明する。

第１図において、衛星通信におけるＴＤＭＡ方式では受
信フレーム基準パルスと送信フレーム基準パルスのタイ
ミング関係がその局の地球上の位置によって異なるこ
と、又衛星の軌道変動によってそれらの関係（タイミン
グ差）が変動することを述べた。今、仮りに衛星の公称
位置（軌道の中心位置）に対応する受信フレーム基準パ
ルスのタイミングと送信フレーム基準パルスのタイミン
グがほぼ一致する局の場合を考える。このような局にお
いては衛星の軌道変動を応じて両タイミングの前後関係
が変わる。このことは、固定した関係を意識した処理を
狂わせる他、各メモリのトグルの安定動作を妨げること
にもなる。第１の遅延回路１２２は、このような局に対
して予め本装置内で使用する受信フレーム基準パルスと
送信フレーム基準パルスとのタイミング間に差を持た
せ、それらの関係が変わらないようにするためのもので
ある。一方、第２の遅延回路１２３は第１の遅延回路１
２２と同じ遅延量を再生ビット列に与え、その出力のビ
ット列が遅延した受信フレーム基準パルスと正しいタイ
ミング関係を保持するためのものである。

さらに、他の実施例について説明する。第１図では、本
装置１から変調器９への伝送チャネルの出力系統が１系
統である場合、又復調器１１から本装置１への再生チャ
ネルの入力系統が１系統の場合について説明した。とこ
ろで、通信衛星を使用したＴＤＭＡ通信方式では、２系
統（ここでは、それぞれのチャネルをＩチャネルとＱチ
ャネルと称する）のチャネルで変調を行う４相位相変調
方式（前記した“ディジタル衛星通信”の３．３章に説
明されている）がよく使用される。このような場合に
は、本装置から変調器への伝送チャネルの出力数は２系
統になる。同様に、復調器などからの入力チャネルが２
系統になる（同上３．３章に説明されている）場合もあ
る。

このような場合に対応する第１図を基本にした実施例を
第１２図に示す。第１２図において、１２４は新しく設
けたパラレル／シリアル変換器で、送信メモリ１０６か
らのパラレル方式の送信バーストに対応するビットをシ
リアル方式に変換して出力端子１２６を通じて変調器９
に接続する。ここで、８は例えばＩチャネルの出力端
子、一方１２６はＱチャネルの出力端子である。又、１
２５は新しく設けたシリアル／パラレル変換器で、入力
端子１２７からの入力ビット列をパラレル方式に変換し
て受信メモリにストアする。ここで、１２は例えばＩチ
ャネルの入力端子、１２７はＱチャネルの入力端子であ
る。

第１２図について簡単に説明する。入力端子２からの入
力データは圧縮メモリ１０４を通じてＣＰＵ側に読み出
され、所定のフォーマットで２系統に分けられた後、そ
れぞれスクランブルされ、又プリアンブルを付加されて
送信メモリ１０６の所定の領域にストアされる。今、Ｔ
ＤＭＡフレーム構成及びそのシンボルレートが同じとす
れば、１バーストで伝送できるビットの数は２倍になる
ため、入力端子２を通じて読み込まれる１フレーム当り
のデータ数は２倍になる。但し、第１図で例として説明
した送信処理に例えば符号化率が1/2のたたみ込み符号
化（これも、同上３．２章などに説明されている）の処
理が追加されて、入力端子２からの１フレーム当りの入
力ビット数は同じでも出力のチャネルが２系統になる場
合もある。

一方、送信メモリ１０６には第４図で示したＴＸ−１，
ＴＸ−２，ＴＸ−３の領域のそれぞれに、さらに、Ｂ
１，Ｂ２，Ｂ３，Ｂ４に対応して新しいチャネルの送信
処理ビットをストアする領域を設ける。そして、これら
のビットはパラレル／シリアル変換器１２４を通じてシ
リアル方式で出力端子１２６より出力される。

同様に、受信側で追加された入力端子１２７からのシリ
アル方式のビット列はシリアル／パラレル変換器１２５
でパラレル方式に変換されて受信メモリ１１０にストア
される。このために第５図で示した受信メモリ１１０の
ＲＸ−１，ＲＸ−２の領域のそれぞれに、更にＢ１，Ｂ
２，Ｂ３，Ｂ４に対応して新しいチャネルの再生ビット
をストアする領域を設ける。受信メモリ１１０にストア
された２系統分の受信ビットは系統毎に処理されて所定
のフォーマットで結合され伸張メモリ１１１にストアさ
れ、パラレル／シリアル変換器１１２を通じて出力端子
１６から出力される。１フレーム当りの出力ビット数は
第１図で説明した場合の２倍である。

なお、メモリマップの変更に対応してそれぞれのアドレ
スカウンタの構成も適宜変更する必要がある。

以上が、送信処理ビット出力、及び再生ビット入力が２
系統になった場合の第１２図に示した実施例の説明であ
る。勿論、第１２図において、第１１図で第１図からの
変形例として説明した構成要素を追加することもでき
る。

更に、第１図，第１１図，第１２図において圧縮メモリ
と伸張メモリ，及びこれらに対応する地上側との入出力
端子，シリアル／パラレル変換器，パラレル／シリアル
変換器を必要に応じて追加し、地上側とのチャネル数を
増加することもできる。

このとき、それらのアドレスカウンタは適宜、追加され
たり、又兼用されたりする。

〔発明の効果〕

以上のように、この発明に係るデータ処理装置によれ
ば、二つの記憶領域を有し、第１の基準タイミング信号
にもとづいて領域に択一的に領域単位で上記送信データ
を書き込み、これら書き込んだ送信データを記憶する第
１の記憶手段と、第１の基準タイミング信号にもとづい
て上記第１の記憶手段の二つの記憶領域から択一的に上
記送信データを読み出して、この読み出した送信データ
を送信処理し、バーストに対応した形式で出力する変換
手段と、複数の記憶領域を有し、第１の基準タイミング
信号にもとづいて上記複数の記憶領域に書き込み、この
書き込まれたデータを記憶する第２の記憶手段と、上記
第１，第２の記憶手段および上記変換手段に対し、受信
したバースト状の受信データにもとづいて、上記第１の
基準タイミング信号を供給する第１の基準タイミング信
号供給手段と、第２の基準タイミング信号にもとづい
て、上記第２の記憶手段の複数の記憶領域から択一的に
バーストに対応して処理された上記送信データを読み出
し、この読み出した送信データを変調して、出力する変
調手段と、上記変調手段に対し、上記第１の基準タイミ
ング信号と同一周期の第２の基準タイミング信号を供給
する第２の基準タイミング信号供給手段とを設けるよう
にしたので、従来、ハードウエアによりリアルタイム処
理を要しており、システムパラメータの変更に対応する
ための変更の自由度が小さかった送受信のデータ処理
を、変換手段とこれを挟むように設けられたメモリによ
って実現された、変換手段，変調手段および第１，第２
の記憶手段によりこれを実行でき、汎用性が高く、シス
テムパラメータの変更に対しても容易に対応でき、しか
も装置を簡単に構成できるものが得られるという効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ処理装置とそ
の周辺の回路構成図、第２図はこのデータ処理装置が処
理の対象とするＴＤＭＡ通信方式で使用されるフレーム
とバーストの一構成例を示す図、第３図は第１図の実施
例装置における圧縮メモリのメモリマップ例を示す図、
第４図は同様に送信メモリのメモリマップ例を示す図、
第５図は同様に受信メモリのメモリマップ例を示す図、
第６図は同様に伸張メモリのメモリマップ例を示す図、
第７図(a)は該装置の圧縮メモリとその周辺回路の一構
成例を示す図、第７図(b)はその主な部分のタイムチャ
ート図、第８図(a)は該装置の送信メモリとその周辺回
路の構成例を示す図、第８図(b)はその主な部分のタイ
ムチャート図、第９図は該装置のトグル制御カウンタの
構成例を示す図、第１０図(a)，(b)，(c)はそれぞれア
ドレスカウンタの構成例を示す図、第１１図，第１２図
はそれぞれこの発明の他の実施例を示す本装置とその周
辺の回路構成図、第１３図は従来の本装置に対応する回
路とその周辺の回路の構成例を示す図、第１４図は従来
のスクランブラの回路例を示す図である。１……データ処理装置、２，１２，１２７……入力端
子、８，１０，１６，１２６……出力端子、１００……
マイクロプロセッサ、１０１……プログラムメモリ、１
０２……ワークメモリ、１０３，１０９，１２５……シ
リアル／パラレル変換器、１０４……圧縮メモリ、１０
５……データバス、１０６……送信メモリ、１０７，１
０８，１１２，１２４……パラレル／シリアル変換器、
１１０……受信メモリ、１１１……伸張メモリ、１１３
……アドレスバス、１１４〜１１７……第１〜第４のア
ドレスカウンタ、１１８……トグル制御カウンタ、１１
９……ディジタル信号プロセッサ、１２０……ＤＭＡコ
ントローラ、１２１……インタフェースメモリ、１２
２，１２３，……第１，第２の遅延回路。なお図中同一符号は同一又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】送信データをバースト状の信号に変換し、
この変換されたバースト状の送信データにもとづいて時
分割多元接続通信をおこなうＴＤＭＡ通信システム用の
データ処理装置において、二つの記憶領域を有し、第１の基準タイミング信号にも
とづいてこの二つの領域に択一的に領域単位で上記送信
データを書き込み、これら書き込んだ送信データを記憶
する第１の記憶手段と、第１の基準タイミング信号にもとづいて上記第１の記憶
手段の記憶領域から択一的に上記送信データを読み出し
て、この読み出した送信データを送信処理し、バースト
に対応した形式で出力する変換手段と、複数の記憶領域を有し、第１の基準タイミング信号にも
とづいて上記複数の記憶領域に書き込み、この書き込ま
れたデータを記憶する第２の記憶手段と、上記第１，第２の記憶手段および上記変換手段に対し、
受信したバースト状の受信データにもとづいて、上記第
１の基準タイミング信号を供給する第１の基準タイミン
グ信号供給手段と、第２の基準タイミング信号にもとづいて、上記第２の記
憶手段の複数の記憶領域から択一的にバーストに対応し
て処理された上記送信データを読み出し、この読み出し
た送信データを変調して、出力する変調手段と、上記変調手段に対し、上記第１の基準タイミング信号と
同一周期の第２の基準タイミング信号を供給する第２の
基準タイミング信号供給手段とを備えたことを特徴とす
るデータ処理装置。
【請求項２】上記第２の記憶手段は３つの記憶領域を有
することを特徴とする特許請求の範囲第１項記載のデー
タ処理装置。
【請求項３】上記第２の基準タイミング信号は上記第１
の基準タイミング信号に対し異なった位相であることを
特徴とする特許請求の範囲第１項記載のデータ処理装
置。
【請求項４】上記変換手段はＣＰＵにより構成されてい
ることを特徴とする特許請求の範囲第１項記載のデータ
処理装置。