JPH0650863B2 - 直接データ転送のためのインターフエース - Google Patents
直接データ転送のためのインターフエースInfo
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- JPH0650863B2 JPH0650863B2 JP60279363A JP27936385A JPH0650863B2 JP H0650863 B2 JPH0650863 B2 JP H0650863B2 JP 60279363 A JP60279363 A JP 60279363A JP 27936385 A JP27936385 A JP 27936385A JP H0650863 B2 JPH0650863 B2 JP H0650863B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/404—Coupling between buses using bus bridges with address mapping
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored program
- H04Q3/54508—Configuration, initialisation
- H04Q3/54516—Initialization, software or data downloading
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- H—ELECTRICITY
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- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/1305—Software aspects
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えば直接データ転送のためのインターフ
ェースに関するものであって、特にインテリジェントス
イッチとマイクロコンピュータとの間において効果的に
実行できる直接データ転送のためのインターフェースに
関する。
ェースに関するものであって、特にインテリジェントス
イッチとマイクロコンピュータとの間において効果的に
実行できる直接データ転送のためのインターフェースに
関する。
［発明の技術的背景］ マイクロコンピュータのランダムアクセスメモリ（ＲＡ
Ｍ）から他のマイクロコンピュータのＲＡＭへの直接デ
ータ転送は良く知られている。このような転送は、既知
のハンドシェク信号技術の手段によって達成される。基
本的には、転送開始側のマイクロコンピュータは、他の
マイクロコンピュータのローカルバスの制御を要求する
ために、他のマイクロコンピュータにアクセスする。ア
クセスされたマイクロコンピュータが、そのローカルバ
スの制御を受け渡した時、転送開始側のマイクロコンピ
ュータは、両方の装置のローカルバスの制御を行ない、
アクセスされたＲＡＭへの読み出しあるいは書込みの処
理を行ない、データ転送が終了した時には、転送終了の
信号を送る。そして、その後、このアクセスされた装置
は、そのローカルバスの制御を回復する。通常、このよ
うなデータ転送は、大量のデータの転送を達成するため
に実行されるものである。この直接データ転送は、“直
接メモリアクセス”（ＤＭＡ）とも呼ばれており、例え
ば、先入れ先出し方式のデータ転送に比較して、結果的
に実質的な計算時間の短縮をもたらすものである。
Ｍ）から他のマイクロコンピュータのＲＡＭへの直接デ
ータ転送は良く知られている。このような転送は、既知
のハンドシェク信号技術の手段によって達成される。基
本的には、転送開始側のマイクロコンピュータは、他の
マイクロコンピュータのローカルバスの制御を要求する
ために、他のマイクロコンピュータにアクセスする。ア
クセスされたマイクロコンピュータが、そのローカルバ
スの制御を受け渡した時、転送開始側のマイクロコンピ
ュータは、両方の装置のローカルバスの制御を行ない、
アクセスされたＲＡＭへの読み出しあるいは書込みの処
理を行ない、データ転送が終了した時には、転送終了の
信号を送る。そして、その後、このアクセスされた装置
は、そのローカルバスの制御を回復する。通常、このよ
うなデータ転送は、大量のデータの転送を達成するため
に実行されるものである。この直接データ転送は、“直
接メモリアクセス”（ＤＭＡ）とも呼ばれており、例え
ば、先入れ先出し方式のデータ転送に比較して、結果的
に実質的な計算時間の短縮をもたらすものである。
しかしながら、特徴として、アクセスされたマイクロコ
ンピュータは、そのローカルバスを受け渡した後、アク
セスしているマイクロコンピュータにサービスすること
だけが可能となっている。例えば、もし読み出しが、ア
クセスされた装置上で実行されようとするならば、この
アクセスされた装置は、その装置自体への読みだしある
いは書込みの実行、あるいは他の装置とのデータ転送を
実行する前に、上記したような処理が終了するまで待た
なければならない。このことが、上記ＤＭＡ転送が大量
のデータ転送を制限する理由である。
ンピュータは、そのローカルバスを受け渡した後、アク
セスしているマイクロコンピュータにサービスすること
だけが可能となっている。例えば、もし読み出しが、ア
クセスされた装置上で実行されようとするならば、この
アクセスされた装置は、その装置自体への読みだしある
いは書込みの実行、あるいは他の装置とのデータ転送を
実行する前に、上記したような処理が終了するまで待た
なければならない。このことが、上記ＤＭＡ転送が大量
のデータ転送を制限する理由である。
さらに、アクセスされた時、この装置は、アクセスして
いる装置に一つのアドレスを提供する。このアドレス
は、アクセスしている装置が、読み出しあるいは書込み
を行なうために用いている一つのスターティングアドレ
スを意味するものである。このことは、一つのスターテ
ィングアドレスだけが、アクセスされた装置によって、
データの実際的なブロック転送のために発生されるとい
うことである。このことによって、データの完全なブロ
ック転送は、他のスターティングアドレスが供給される
前、すなわち、この装置が再びアクセス可能となる前に
終了されなければならない。
いる装置に一つのアドレスを提供する。このアドレス
は、アクセスしている装置が、読み出しあるいは書込み
を行なうために用いている一つのスターティングアドレ
スを意味するものである。このことは、一つのスターテ
ィングアドレスだけが、アクセスされた装置によって、
データの実際的なブロック転送のために発生されるとい
うことである。このことによって、データの完全なブロ
ック転送は、他のスターティングアドレスが供給される
前、すなわち、この装置が再びアクセス可能となる前に
終了されなければならない。
通常のＤＭＡ転送のもう一つの特徴は、アクセスしてい
るマイクロコンピュータのＲＡＭが、アクセスされてい
る装置のＲＡＭに文字通り直接、すなわち、中間記憶装
置なしで連結されることが必要とされることである。し
かしこの特徴のため、ＤＭＡ転送の利用は、記憶媒体を
介してデータを運ぶために必要とされる付加された読み
出し／書込みステップによって、不利益なものとなる。
るマイクロコンピュータのＲＡＭが、アクセスされてい
る装置のＲＡＭに文字通り直接、すなわち、中間記憶装
置なしで連結されることが必要とされることである。し
かしこの特徴のため、ＤＭＡ転送の利用は、記憶媒体を
介してデータを運ぶために必要とされる付加された読み
出し／書込みステップによって、不利益なものとなる。
しかしながら、これらの特徴は、このような技術を用い
た多くの装置に対して、厳しい条件を設定するものであ
る。このことから、マイクロコンピュータと例えばイン
テリジェントスイッチのような装置との間におけるデー
タの直接転送は、過去において実際的なものではなかっ
た。
た多くの装置に対して、厳しい条件を設定するものであ
る。このことから、マイクロコンピュータと例えばイン
テリジェントスイッチのような装置との間におけるデー
タの直接転送は、過去において実際的なものではなかっ
た。
［発明の解決しようとする課題］ この発明の目的は、上記のような理由で従来困難であっ
たインテリジェントスイッチとマイクロコンピュータと
の間における直接データ転送を行うことのできるインタ
ーフェイスを提供することである。
たインテリジェントスイッチとマイクロコンピュータと
の間における直接データ転送を行うことのできるインタ
ーフェイスを提供することである。
［課題解決のための手段］ この目的は本発明による直接データ転送のためのインタ
ーフェイスによって達成される。本発明の直接データ転
送のためのインターフェイスは、 マイクロコンピュータがその記憶媒体とマイクロプロセ
ッサとの間に接続されたローカルバスを備えており、イ
ンテリジェントスイッチとマイクロコンピュータの記憶
装置との間の直接データ転送を行うインターフェイスに
おいて、 インテリジェントスイッチからデータを受取り、データ
バスを介してローカルバスにデータを転送する入力手段
と、データバスを介してローカルバスからデータを受取
り、インテリジェントスイッチへデータを与える出力手
段とを備え、データはセグメント化されたメッセージで
あり、これら入力手段および出力手段はそれぞれ１つの
完全なメッセージセグメントを受ける大きさであり、セ
グメント化されたメッセージの最後のセグメントはメッ
セージ信号の終り符号を含み、さらに、マイクロプロセ
ッサによって与えられ、マイクロプロセッサの記憶装置
中の位置に対して指定されたアドレスを記憶し、アドレ
スバスを介してローカルバスに接続されて、それにより
記憶装置中のアドレスされた位置と入力手段または出力
手段のいずれかとの間のデータバスによる直接のデータ
転送がアドレスにラッチされたマイクロプロセッサによ
って実行されて読取りまたは書込みが行われるアドレス
記憶手段と、データバスに接続され、インテリジェント
スイッチからのメッセージ終り符号の記憶のためのレジ
スタ手段とインテリジェントスイッチへのメッセージ終
り符号の記憶のためのレジスタ手段とを備え、インテリ
ジェントスイッチおよびマイクロプロセッサの１つから
のメッセージ信号の終り符号に応答してセグメント化さ
れたメッセージの終り符号を記憶し、マイクロコンピュ
ータがこのレジスタ手段を読み取ることによってメッセ
ージが完了した時を検出することを可能にしているレジ
スタ手段と、インテリジェントスイッチからのメッセー
ジ終り符号を記憶するレジスタ手段に応答してマイクロ
コンピュータに割込み信号を要求する第１の手段と、イ
ンテリジェントスイッチへのメッセージ終り符号を記憶
し、またはマイクロコンピュータに割込み信号を要求す
る手段に応答する第２の手段とを備えている割込み要求
レジスタであって、これら第１および第２の手段は割込
み要求レジスタ中で分離されたビツト位置を有し、イン
テリジェントスイッチからのメッセージ終り符号記憶用
レジスタ手段およびインテリジェントスイッチのメッセ
ージ終り符号記憶用レジスタ手段に接続されている割込
み要求レジスタと、前記マイクロコンピュータに接続さ
れ、このマイクロコンピュータによってセットされたビ
ツト位置を有している割込みマスクレジスタと、割込み
要求レジスタおよび割込みマスクレジスタに接続されて
それからビツトを受信する割込みサービスレジスタとを
具備し、割込みサービスレジスタは、割込み要求レジス
タ中の対応するビツトの設定と前記割込みマスクレジス
タ中の対応するビツトの設定の反転したものとの論理積
として設定されたビツト位置を有し、この割込みサービ
スレジスタはビツト位置の設定に応答して割込み信号を
出力しそれによってマイクロコンピュータが割込みマス
クレジスタ中のビツト位置の設定によって割込み信号を
阻止することを特徴とする。
ーフェイスによって達成される。本発明の直接データ転
送のためのインターフェイスは、 マイクロコンピュータがその記憶媒体とマイクロプロセ
ッサとの間に接続されたローカルバスを備えており、イ
ンテリジェントスイッチとマイクロコンピュータの記憶
装置との間の直接データ転送を行うインターフェイスに
おいて、 インテリジェントスイッチからデータを受取り、データ
バスを介してローカルバスにデータを転送する入力手段
と、データバスを介してローカルバスからデータを受取
り、インテリジェントスイッチへデータを与える出力手
段とを備え、データはセグメント化されたメッセージで
あり、これら入力手段および出力手段はそれぞれ１つの
完全なメッセージセグメントを受ける大きさであり、セ
グメント化されたメッセージの最後のセグメントはメッ
セージ信号の終り符号を含み、さらに、マイクロプロセ
ッサによって与えられ、マイクロプロセッサの記憶装置
中の位置に対して指定されたアドレスを記憶し、アドレ
スバスを介してローカルバスに接続されて、それにより
記憶装置中のアドレスされた位置と入力手段または出力
手段のいずれかとの間のデータバスによる直接のデータ
転送がアドレスにラッチされたマイクロプロセッサによ
って実行されて読取りまたは書込みが行われるアドレス
記憶手段と、データバスに接続され、インテリジェント
スイッチからのメッセージ終り符号の記憶のためのレジ
スタ手段とインテリジェントスイッチへのメッセージ終
り符号の記憶のためのレジスタ手段とを備え、インテリ
ジェントスイッチおよびマイクロプロセッサの１つから
のメッセージ信号の終り符号に応答してセグメント化さ
れたメッセージの終り符号を記憶し、マイクロコンピュ
ータがこのレジスタ手段を読み取ることによってメッセ
ージが完了した時を検出することを可能にしているレジ
スタ手段と、インテリジェントスイッチからのメッセー
ジ終り符号を記憶するレジスタ手段に応答してマイクロ
コンピュータに割込み信号を要求する第１の手段と、イ
ンテリジェントスイッチへのメッセージ終り符号を記憶
し、またはマイクロコンピュータに割込み信号を要求す
る手段に応答する第２の手段とを備えている割込み要求
レジスタであって、これら第１および第２の手段は割込
み要求レジスタ中で分離されたビツト位置を有し、イン
テリジェントスイッチからのメッセージ終り符号記憶用
レジスタ手段およびインテリジェントスイッチのメッセ
ージ終り符号記憶用レジスタ手段に接続されている割込
み要求レジスタと、前記マイクロコンピュータに接続さ
れ、このマイクロコンピュータによってセットされたビ
ツト位置を有している割込みマスクレジスタと、割込み
要求レジスタおよび割込みマスクレジスタに接続されて
それからビツトを受信する割込みサービスレジスタとを
具備し、割込みサービスレジスタは、割込み要求レジス
タ中の対応するビツトの設定と前記割込みマスクレジス
タ中の対応するビツトの設定の反転したものとの論理積
として設定されたビツト位置を有し、この割込みサービ
スレジスタはビツト位置の設定に応答して割込み信号を
出力しそれによってマイクロコンピュータが割込みマス
クレジスタ中のビツト位置の設定によって割込み信号を
阻止することを特徴とする。
この発明のその他の目的および特徴は、以下添附図面を
参照した実施例の説明から明らかにされよう。
参照した実施例の説明から明らかにされよう。
［実施例］ 第１図はこの発明の一実施例を示すものであって、イン
ターフェース10は、入力バッファ12，出力バッファ14，
記憶媒体16およびインターフェースコントローラ18を有
している。インターフェース10は、第１のポート20で、
通信パスを確立するための一式の装置22と、また第２の
ポート24で、マイクロコンピュータ26と相互接続されて
いる。一式の装置22は、複数の直列ポート28と、メモリ
32およびスイッチコントローラ34を有するインテリジェ
ントスイッチ30とを具備している。このポート28および
スイッチ30は、時分割多重（ＴＤＭ）バスを介して相互
接続されている。ある特定の構成において、ＴＤＭバス
36に沿った情報の伝達形態は、フレームによって組織さ
れている。各フレームは、３２チャンネルに分割され、
さらに各チャンネルは、１６ワードに分割されている。
１フレーム当り５１２ワードであることから、各ワード
は、できれば１６ビットの情報であることが所望され
る。ＴＤＭバスを介した情報の流れは良く知られている
ので詳細な説明は省略するが、装置22は、図示されてな
いマスタークロックを備えており、このマスタークロッ
クは、情報を有している適当なワード，すなわちタイム
スロットの到着を指示するために、ストローブ信号を種
々の転送先に提供していることを指摘しておく。
ターフェース10は、入力バッファ12，出力バッファ14，
記憶媒体16およびインターフェースコントローラ18を有
している。インターフェース10は、第１のポート20で、
通信パスを確立するための一式の装置22と、また第２の
ポート24で、マイクロコンピュータ26と相互接続されて
いる。一式の装置22は、複数の直列ポート28と、メモリ
32およびスイッチコントローラ34を有するインテリジェ
ントスイッチ30とを具備している。このポート28および
スイッチ30は、時分割多重（ＴＤＭ）バスを介して相互
接続されている。ある特定の構成において、ＴＤＭバス
36に沿った情報の伝達形態は、フレームによって組織さ
れている。各フレームは、３２チャンネルに分割され、
さらに各チャンネルは、１６ワードに分割されている。
１フレーム当り５１２ワードであることから、各ワード
は、できれば１６ビットの情報であることが所望され
る。ＴＤＭバスを介した情報の流れは良く知られている
ので詳細な説明は省略するが、装置22は、図示されてな
いマスタークロックを備えており、このマスタークロッ
クは、情報を有している適当なワード，すなわちタイム
スロットの到着を指示するために、ストローブ信号を種
々の転送先に提供していることを指摘しておく。
ここに用いられている用語“インテリジェントスイッ
チ”、あるいはそれと等価な慣用的な用語は、複数の通
信パスを能動的に選定、あるいはスイッチするために適
合される装置を意味している。このようなインテリジェ
ントスイッチ30の一実施例においては、スクラッチパッ
ドメモリ32を有している。さらに、このインテリジェン
トスイッチ30は、ここではコントローラ34として示され
ている制御のための手段、およびスクラッチパッドメモ
リ32への指定パスを有している。
チ”、あるいはそれと等価な慣用的な用語は、複数の通
信パスを能動的に選定、あるいはスイッチするために適
合される装置を意味している。このようなインテリジェ
ントスイッチ30の一実施例においては、スクラッチパッ
ドメモリ32を有している。さらに、このインテリジェン
トスイッチ30は、ここではコントローラ34として示され
ている制御のための手段、およびスクラッチパッドメモ
リ32への指定パスを有している。
本実施例において、マイクロコンピュータ26は、ローカ
ルバス44を介して相互接続されているマイクロプロセッ
サポーション38，ランダムアクセスメモリ（ＲＡＭ）4
0，およびリードオンリーメモリ（ＲＯＭ）42を具備し
ている。このマイクロコンピュータ26は、ローカルバス
44を介して制御を行なうために必要な一般に良く知られ
たハンドシェイク信号を備えている種のものであり、こ
のため、ＲＡＭ40は、外部インテリジェント装置によっ
て、直接アクセスされることができる。適合するマイク
ロコンピュータならば用いることが可能であるが、ある
特定の適合するマイクロコンピュータは、カリフォルニ
ア州サンタクララに所在するインテル社によって生産、
販売されている８０８６である。
ルバス44を介して相互接続されているマイクロプロセッ
サポーション38，ランダムアクセスメモリ（ＲＡＭ）4
0，およびリードオンリーメモリ（ＲＯＭ）42を具備し
ている。このマイクロコンピュータ26は、ローカルバス
44を介して制御を行なうために必要な一般に良く知られ
たハンドシェイク信号を備えている種のものであり、こ
のため、ＲＡＭ40は、外部インテリジェント装置によっ
て、直接アクセスされることができる。適合するマイク
ロコンピュータならば用いることが可能であるが、ある
特定の適合するマイクロコンピュータは、カリフォルニ
ア州サンタクララに所在するインテル社によって生産、
販売されている８０８６である。
この実施例において、入力バッファ12および出力バッフ
ァ14は、それぞれ１６ビットラッチングレジスタであ
る。このように、コントローラ18からのストローブ信号
に対応して、１６ビットのワードは、ＴＤＭバス36の指
定されたワードスロットから読み出され、あるいはこの
ワードスロット上に書き込まれる。タイムスロットの指
定は、装置22により効果的に制御され、この実施例にお
いて装置22は、メモリ相互接続バス46を備えているの
で、データは、メモリ32のデータポーションから読み出
され、あるいはデータポーションに書き込まれる。この
データポーションは、ＣＡＭ／ＲＡＭ／ＣＡＭ配列のＲ
ＡＭであってよい。
ァ14は、それぞれ１６ビットラッチングレジスタであ
る。このように、コントローラ18からのストローブ信号
に対応して、１６ビットのワードは、ＴＤＭバス36の指
定されたワードスロットから読み出され、あるいはこの
ワードスロット上に書き込まれる。タイムスロットの指
定は、装置22により効果的に制御され、この実施例にお
いて装置22は、メモリ相互接続バス46を備えているの
で、データは、メモリ32のデータポーションから読み出
され、あるいはデータポーションに書き込まれる。この
データポーションは、ＣＡＭ／ＲＡＭ／ＣＡＭ配列のＲ
ＡＭであってよい。
記憶媒体16は、できれば２５６ビットのランダムアクセ
スメモリ（ＲＡＭ）であることが所望される。このＲＡ
Ｍ16は、入力アドレス記憶ＲＡＭ48および出力アドレス
記憶ＲＡＭ50として効果的に配列されている。インター
フェース10の最も有効な例においては、入力アドレス記
憶ＲＡＭ48は、異なった８個の１６ビットアドレスを含
むことができ、各々のアドレスは、マイクロプロセッサ
38のＲＡＭ40のそれぞれ異なったロケーションを指定し
ている。このような各々のアドレスは、ＴＤＭバス36上
の異なったワードスロットに割当てることができる。さ
らに、特定のワードスロットに適合されるメッセージセ
グメントが入力バッファ12からＲＡＭ40に転送された
後、８個の各アドレスは後述するようにコントローラ18
中のアドレスインクレメンタを使用してインクレメント
され、次のアドレスが指定される。したがってこのよう
な順次のインクレメントによってインターフェイス10は
ＴＤＭバス36の異なったワードスロットから順次メッセ
ージセグメントを受信することができる。同様に、出力
アドレス記憶ＲＡＭ50は、異なった８個の１６ビットア
ドレスを含んでおり、各々のアドレスは、マイクロプロ
セッサ38のＲＡＭ40の特定のロケーションをそれぞれ指
定しているものである。このような各々のアドレスは、
ＴＤＭバス36上の異なったワードスロットに割当てられ
る。これらの出力アドレスは、特定のワードスロットに
適合される出力メッセージがインターフェイス10を介し
て転送された後、次のワドスロットを転送するためにコ
ントローラ18中のアドレスインクレメンタを使用してイ
ンクレメントされ、次のアドレスが指定される。このよ
うに、インターフェース10は、８個の着信メッセージお
よび８個の送信メッセージを同時にかつ効果的に操作す
ることができる。各々の異なったワードスロットのため
の特定のスターティングアドレスは、マイクロプロセッ
サ38によって提供される。
スメモリ（ＲＡＭ）であることが所望される。このＲＡ
Ｍ16は、入力アドレス記憶ＲＡＭ48および出力アドレス
記憶ＲＡＭ50として効果的に配列されている。インター
フェース10の最も有効な例においては、入力アドレス記
憶ＲＡＭ48は、異なった８個の１６ビットアドレスを含
むことができ、各々のアドレスは、マイクロプロセッサ
38のＲＡＭ40のそれぞれ異なったロケーションを指定し
ている。このような各々のアドレスは、ＴＤＭバス36上
の異なったワードスロットに割当てることができる。さ
らに、特定のワードスロットに適合されるメッセージセ
グメントが入力バッファ12からＲＡＭ40に転送された
後、８個の各アドレスは後述するようにコントローラ18
中のアドレスインクレメンタを使用してインクレメント
され、次のアドレスが指定される。したがってこのよう
な順次のインクレメントによってインターフェイス10は
ＴＤＭバス36の異なったワードスロットから順次メッセ
ージセグメントを受信することができる。同様に、出力
アドレス記憶ＲＡＭ50は、異なった８個の１６ビットア
ドレスを含んでおり、各々のアドレスは、マイクロプロ
セッサ38のＲＡＭ40の特定のロケーションをそれぞれ指
定しているものである。このような各々のアドレスは、
ＴＤＭバス36上の異なったワードスロットに割当てられ
る。これらの出力アドレスは、特定のワードスロットに
適合される出力メッセージがインターフェイス10を介し
て転送された後、次のワドスロットを転送するためにコ
ントローラ18中のアドレスインクレメンタを使用してイ
ンクレメントされ、次のアドレスが指定される。このよ
うに、インターフェース10は、８個の着信メッセージお
よび８個の送信メッセージを同時にかつ効果的に操作す
ることができる。各々の異なったワードスロットのため
の特定のスターティングアドレスは、マイクロプロセッ
サ38によって提供される。
メモリ32のＲＡＭとマイクロコンピュータ26のＲＡＭ40
との間の、ＴＤＭバス36，およびバッファ12あるいは14
のいずれかを介した規則的な直接データ転送を達成する
ために適応されるインターフェースコントローラ18の一
例が第２図に示されている。
との間の、ＴＤＭバス36，およびバッファ12あるいは14
のいずれかを介した規則的な直接データ転送を達成する
ために適応されるインターフェースコントローラ18の一
例が第２図に示されている。
第２図において、インターフェースコントローラ18は、
アドレスデコーダ52，複数のレジスタ54，およびシーケ
ンサ56を有している。このアドレスデコーダ52は、でき
ればマイクロプロセッサ38によって、レジスタ54と、ア
ドレス記憶ＲＡＭ48および50に直接アクセスすることが
できるようにマッピングされたメモリであることが所望
される。アドレスデコーダ52は、アドレスバス58を介し
て、レジスタ54の各々ならびに，ＲＡＭ48および50に相
互接続しており、ローカルバス44を介して、マイクロプ
ロセッサ38によってアクセスすることができる。マッピ
ングされたメモリによって、マイクロプロセッサ38は、
ＲＯＭ42によって、およびシーケンサ56からのストロー
ブ信号に対応して、ＲＯＭ42からのアドレスを検索し、
またアドレスデコーダ52に直接接続されているピン上に
アドレスを供給する。アドレスデコーダ52は、アドレス
指定された転送先をマイクロプロセッサ38にラッチし、
この後、マイクロプロセッサ38は、データバス60を介し
て、ラッチされた転送先に対する読み出しあるいは書き
込みを実行する。良く知られているように、アドレスバ
ス58およびデータバス60は、マイクロコンピュータ26の
ローカルバス44上で多重化された信号を有している。こ
のことから、第３図に示されるブロック図における接続
によってさらに詳細に説明されているように、インター
フェース10におけるどの読み出し動作および書き込み動
作も、異なった４個のステップで示すことができる。各
々のステップは、シーケンサ56からマイクロコンピュー
タ26へ、コントロールバス62を介して送られるストロー
ブ信号に対応している。
アドレスデコーダ52，複数のレジスタ54，およびシーケ
ンサ56を有している。このアドレスデコーダ52は、でき
ればマイクロプロセッサ38によって、レジスタ54と、ア
ドレス記憶ＲＡＭ48および50に直接アクセスすることが
できるようにマッピングされたメモリであることが所望
される。アドレスデコーダ52は、アドレスバス58を介し
て、レジスタ54の各々ならびに，ＲＡＭ48および50に相
互接続しており、ローカルバス44を介して、マイクロプ
ロセッサ38によってアクセスすることができる。マッピ
ングされたメモリによって、マイクロプロセッサ38は、
ＲＯＭ42によって、およびシーケンサ56からのストロー
ブ信号に対応して、ＲＯＭ42からのアドレスを検索し、
またアドレスデコーダ52に直接接続されているピン上に
アドレスを供給する。アドレスデコーダ52は、アドレス
指定された転送先をマイクロプロセッサ38にラッチし、
この後、マイクロプロセッサ38は、データバス60を介し
て、ラッチされた転送先に対する読み出しあるいは書き
込みを実行する。良く知られているように、アドレスバ
ス58およびデータバス60は、マイクロコンピュータ26の
ローカルバス44上で多重化された信号を有している。こ
のことから、第３図に示されるブロック図における接続
によってさらに詳細に説明されているように、インター
フェース10におけるどの読み出し動作および書き込み動
作も、異なった４個のステップで示すことができる。各
々のステップは、シーケンサ56からマイクロコンピュー
タ26へ、コントロールバス62を介して送られるストロー
ブ信号に対応している。
種々のレジスタ54の以下の説明において、用語“セッ
ト”は、動作に対応しているレジスタのビットの論理レ
ベルにおける全ての変化を含むものであることを理解す
べきである。用語“リセット”は、動作に応じて変化し
た特定のビットの論理レベルの前の値に戻すこと、すな
わち、動作の前のスタート論理レベルにすることを示す
ものである。特定のあるいはスタート時の論理レベルが
２進値で１であるか０であるかは重要ではない。さら
に、２進値での１あるいは０は、特定の電圧あるいは電
流を意味するものではなく、セットあるいはリセツト
は、状態の変化だけを意味するものである。
ト”は、動作に対応しているレジスタのビットの論理レ
ベルにおける全ての変化を含むものであることを理解す
べきである。用語“リセット”は、動作に応じて変化し
た特定のビットの論理レベルの前の値に戻すこと、すな
わち、動作の前のスタート論理レベルにすることを示す
ものである。特定のあるいはスタート時の論理レベルが
２進値で１であるか０であるかは重要ではない。さら
に、２進値での１あるいは０は、特定の電圧あるいは電
流を意味するものではなく、セットあるいはリセツト
は、状態の変化だけを意味するものである。
レジスタ54は、割込みレジスタ64，66および68，中間メ
ッセージアドレスインクリメンタ70および72，メッセー
ジ終り符号レジスタ74および76，およびモードレジスタ
78を具備している。割込みレジスタは、割込み要求レジ
スタ（ＩＲＲ）64，割込みマスクレジスタ（ＩＭＲ）66
および割込みサービスレジスタ（ＩＳＲ）68として選定
されることができる。中間メッセージアドレスインクリ
メンタは、入力アドレスインクリメンタ（ＩＡＩ）70お
よび出力アドレスインクリメンタ（ＯＡＩ）72として選
定されることができる。メッセージ終り符号レジスタ
は、入力でのメッセージ終り符号（ＥＯＭＩ）および出
力でのメッセージ終り符号（ＥＯＭＯ）として選定され
る。
ッセージアドレスインクリメンタ70および72，メッセー
ジ終り符号レジスタ74および76，およびモードレジスタ
78を具備している。割込みレジスタは、割込み要求レジ
スタ（ＩＲＲ）64，割込みマスクレジスタ（ＩＭＲ）66
および割込みサービスレジスタ（ＩＳＲ）68として選定
されることができる。中間メッセージアドレスインクリ
メンタは、入力アドレスインクリメンタ（ＩＡＩ）70お
よび出力アドレスインクリメンタ（ＯＡＩ）72として選
定されることができる。メッセージ終り符号レジスタ
は、入力でのメッセージ終り符号（ＥＯＭＩ）および出
力でのメッセージ終り符号（ＥＯＭＯ）として選定され
る。
この実施例において、ＩＲＲ64は、マイクロプロセッサ
38によって読み出されることだけが可能な８ビットのレ
ジスタであり、メッセージ終り符号の信号がＥＯＭＩ74
あるいはＥＯＭＯ76に記録された時にセットされるビッ
トを有している。これらのビットは、ＥＯＭＩ74あるい
はＥＯＭＯ76がリセットされた時にリセットされる。Ｅ
ＯＭレジスタ74および76に関して以下にさらに詳細に説
明されるように、マイクロプロセッサ38は、完全なメッ
セージの入力および出力に対応して割込みされることが
可能である。これらのビットに加えて、ＩＲＲ64の残存
ビットは、マイクロコンピュータ26に対して、アラー
ム，およびエラーあるいはそのような他のシステム状態
が知らせるためにセットされることができる。
38によって読み出されることだけが可能な８ビットのレ
ジスタであり、メッセージ終り符号の信号がＥＯＭＩ74
あるいはＥＯＭＯ76に記録された時にセットされるビッ
トを有している。これらのビットは、ＥＯＭＩ74あるい
はＥＯＭＯ76がリセットされた時にリセットされる。Ｅ
ＯＭレジスタ74および76に関して以下にさらに詳細に説
明されるように、マイクロプロセッサ38は、完全なメッ
セージの入力および出力に対応して割込みされることが
可能である。これらのビットに加えて、ＩＲＲ64の残存
ビットは、マイクロコンピュータ26に対して、アラー
ム，およびエラーあるいはそのような他のシステム状態
が知らせるためにセットされることができる。
ＩＭＲ66は、８ビットレジスタであり、マイクロコンピ
ュータ26によって、読み出しあるいは書き込みが行われ
ることができる。ＩＭＲ66においてビットがセットされ
た時、ＩＲＲ64の対応するビットのセットは、割込み信
号がマイクロプロセッサ26に送られるのを防止するため
である。このように、マイクロコンピュータ26がプログ
ラム，例えば優先性を有するプログラムを実行している
状態において、優先処理は、低レベル値のタスクが現在
実行中のプログラムに割込まないようにすることを確実
にするために、ＩＭＲ66の低レベル値の優先タスクビッ
トをセットすることによって達成されることができる。
ュータ26によって、読み出しあるいは書き込みが行われ
ることができる。ＩＭＲ66においてビットがセットされ
た時、ＩＲＲ64の対応するビットのセットは、割込み信
号がマイクロプロセッサ26に送られるのを防止するため
である。このように、マイクロコンピュータ26がプログ
ラム，例えば優先性を有するプログラムを実行している
状態において、優先処理は、低レベル値のタスクが現在
実行中のプログラムに割込まないようにすることを確実
にするために、ＩＭＲ66の低レベル値の優先タスクビッ
トをセットすることによって達成されることができる。
ＩＳＲ68は、読み出し専用の８ビットレジスタであっ
て、ビットがセットされた時、割込み線80を介して、マ
イクロコンピュータ26のローカルバス44に割込み信号を
発生させる。ＩＳＲ68のビットは、ＩＲＲ64の対応する
ビットとＩＭＲ66の対応するビットの反転ビットとの論
理積に対応してセットされるものである。
て、ビットがセットされた時、割込み線80を介して、マ
イクロコンピュータ26のローカルバス44に割込み信号を
発生させる。ＩＳＲ68のビットは、ＩＲＲ64の対応する
ビットとＩＭＲ66の対応するビットの反転ビットとの論
理積に対応してセットされるものである。
ＩＡＩ70は、増分された８ビットの読み出し専用レジス
タであって、各々の時間において、メッセージセグメン
トは、入力バツファ12からＲＡＭ40に書き込まれる。こ
のため、この実施例においては、８個の入力スターティ
ング信号は、入力アドレス記憶ＲＡＭ48に供給され、Ｉ
ＡＩ70のアドレスは、次の特定のワードスロットのメッ
セージセグメントが格納されるべきアドレスを表わす。
このアドレスは、インクリメント後、同じワードスロッ
トからの次のメッセージセグメントを用いるために入力
アドレス記憶ＲＡＭ48に戻される。
タであって、各々の時間において、メッセージセグメン
トは、入力バツファ12からＲＡＭ40に書き込まれる。こ
のため、この実施例においては、８個の入力スターティ
ング信号は、入力アドレス記憶ＲＡＭ48に供給され、Ｉ
ＡＩ70のアドレスは、次の特定のワードスロットのメッ
セージセグメントが格納されるべきアドレスを表わす。
このアドレスは、インクリメント後、同じワードスロッ
トからの次のメッセージセグメントを用いるために入力
アドレス記憶ＲＡＭ48に戻される。
同様に、ＯＡＩ72は、出力アドレス記憶ＲＡＭ50のアド
レスをトラックする８ビットの読み出し専用レジスタで
ある。このため、ＯＡＩ72は、特定のワードスロットあ
るいはＲＡＭ40に格納されたメッセージが送り出される
ＴＤＭバス36に適合される次の特定のメッセージセグメ
ントのアドレスの連続更新を行なうものである。
レスをトラックする８ビットの読み出し専用レジスタで
ある。このため、ＯＡＩ72は、特定のワードスロットあ
るいはＲＡＭ40に格納されたメッセージが送り出される
ＴＤＭバス36に適合される次の特定のメッセージセグメ
ントのアドレスの連続更新を行なうものである。
ＥＯＭＩ74は、８ビットの読み出し専用レジスタであ
る。各々のビットは、サービスされているＴＤＭバス上
の特定のワードスロットに適合している。メッセージの
終り符号フラグが入力バッファ12に入力される時、シー
ケンサ56は、フラグが送られてくるタイムスロットに対
応するＥＯＭＩ74のビットをセットする。ＩＲＲ64の対
応するビットがセットされ、もはやワードスロットから
のメッセージセグメントは、入力バッファ12によって受
信されなくなる。ＩＲＲ64のビットおよびＥＯＭＩ74の
ビットは、マイクロプロセッサ38によって行われる入力
アドレス記憶ＲＡＭ48への新しい入力スターティングア
ドレス供給に対応して、リセットされる。
る。各々のビットは、サービスされているＴＤＭバス上
の特定のワードスロットに適合している。メッセージの
終り符号フラグが入力バッファ12に入力される時、シー
ケンサ56は、フラグが送られてくるタイムスロットに対
応するＥＯＭＩ74のビットをセットする。ＩＲＲ64の対
応するビットがセットされ、もはやワードスロットから
のメッセージセグメントは、入力バッファ12によって受
信されなくなる。ＩＲＲ64のビットおよびＥＯＭＩ74の
ビットは、マイクロプロセッサ38によって行われる入力
アドレス記憶ＲＡＭ48への新しい入力スターティングア
ドレス供給に対応して、リセットされる。
同様に、ＥＯＭＯ76は、ＴＤＭバス36上の特定のワード
スロットに適合する各々のビットを有する８ビットの読
み出し専用レジスタである。これらのビットおよびＩＲ
Ｒ64の対応するビットは、ＥＯＭＩ74に関する上記の説
明のようにセツトあるいはリセットされる。しかし、リ
セットは、出力アドレス記憶ＲＡＭ50に書き込まれる新
しいアドレスの供給に対応して生じるものである。
スロットに適合する各々のビットを有する８ビットの読
み出し専用レジスタである。これらのビットおよびＩＲ
Ｒ64の対応するビットは、ＥＯＭＩ74に関する上記の説
明のようにセツトあるいはリセットされる。しかし、リ
セットは、出力アドレス記憶ＲＡＭ50に書き込まれる新
しいアドレスの供給に対応して生じるものである。
モードレジスタ78は、インターフェース10が、他のイン
ターフェース，例えば先入れ先出し方式のバッファイン
ターフェースとの接続に用いられるようにするために備
えられている。モードレジスタ78のビットは、所望され
る動作の状態に従ってセットあるいはリセットされる。
ターフェース，例えば先入れ先出し方式のバッファイン
ターフェースとの接続に用いられるようにするために備
えられている。モードレジスタ78のビットは、所望され
る動作の状態に従ってセットあるいはリセットされる。
シーケンサ56は、事実上、状態マシンである。良く知ら
れているように、状態マシンは、ある状態および入力に
よって定まる次の状態のコントローラである。このよう
な状態マシンは、簡単に利用できるプログラム可能論理
アレイ（ＰＬＡ）およびプログラム可能読み出し専用メ
モリ（ＰＲＯＭ）の利用によって実行される。しかしな
がら、できればインターフェース10は、大規模集積化
（ＬＳＩ）技術を用いて、第３図に示される状態ブロッ
ク図を満足させる方が良い。この実施例においては、各
状態間の遷移は、図示されてない外部クロックからのク
ロック信号の受信時に行われる。通常、このクロック信
号は、マスタークロックによって供給され、これによっ
て状態遷移がこのシステムにおいて調整される。
れているように、状態マシンは、ある状態および入力に
よって定まる次の状態のコントローラである。このよう
な状態マシンは、簡単に利用できるプログラム可能論理
アレイ（ＰＬＡ）およびプログラム可能読み出し専用メ
モリ（ＰＲＯＭ）の利用によって実行される。しかしな
がら、できればインターフェース10は、大規模集積化
（ＬＳＩ）技術を用いて、第３図に示される状態ブロッ
ク図を満足させる方が良い。この実施例においては、各
状態間の遷移は、図示されてない外部クロックからのク
ロック信号の受信時に行われる。通常、このクロック信
号は、マスタークロックによって供給され、これによっ
て状態遷移がこのシステムにおいて調整される。
第３図には、シーケンサ56の基本的な状態が示されてお
り、この状態は、ＡからＬで表示されている。状態Ａ
は、停止状態であり、インターフェースがＴＤＭバス36
に相互作用するための準備中であることを意味してい
る。ストローブ信号を受信した時、シーケンサ56は状態
Ｂに遷移し、ここで、予め定められたワードスロットの
次のメッセージセグメントのアドレスが、マイクロプロ
セッサ38によって供給される。状態Ｃにおいて、アドレ
スはマイクロプロセッサ38によって確保され、メッセー
ジセグメントは、状態Ｆにおいて、ＲＡＭ40から出力バ
ッファ14に直接転送される。状態Ｅにおいて、出力バッ
ファ14のメッセージセグメントは、ＴＤＭバス36上の適
合するワードスロットの中に注入あるいは読み出され
る。
り、この状態は、ＡからＬで表示されている。状態Ａ
は、停止状態であり、インターフェースがＴＤＭバス36
に相互作用するための準備中であることを意味してい
る。ストローブ信号を受信した時、シーケンサ56は状態
Ｂに遷移し、ここで、予め定められたワードスロットの
次のメッセージセグメントのアドレスが、マイクロプロ
セッサ38によって供給される。状態Ｃにおいて、アドレ
スはマイクロプロセッサ38によって確保され、メッセー
ジセグメントは、状態Ｆにおいて、ＲＡＭ40から出力バ
ッファ14に直接転送される。状態Ｅにおいて、出力バッ
ファ14のメッセージセグメントは、ＴＤＭバス36上の適
合するワードスロットの中に注入あるいは読み出され
る。
次のストローブ信号において、着信するメッセージセグ
メントがないならば、レジスタ54，例えば出力されるメ
ッセージセグメントがメッセージの終り符号である場合
には、ＯＡＩ72およびＥＯＭＯ76は、状態Ｄの期間に更
新される。しかし、もしメッセージセグメントが次の指
定されたワードスロットに到着するならば、状態マシン
は状態Ｈに遷移する。状態Ｈにおいて、マイクロプロセ
ッサ38は、着信メッセージセグメントを有しているワー
ドスロットに適合するアドレスを確保し、状態Ｉにおい
て、このアドレスをＲＡＭ40に送る。
メントがないならば、レジスタ54，例えば出力されるメ
ッセージセグメントがメッセージの終り符号である場合
には、ＯＡＩ72およびＥＯＭＯ76は、状態Ｄの期間に更
新される。しかし、もしメッセージセグメントが次の指
定されたワードスロットに到着するならば、状態マシン
は状態Ｈに遷移する。状態Ｈにおいて、マイクロプロセ
ッサ38は、着信メッセージセグメントを有しているワー
ドスロットに適合するアドレスを確保し、状態Ｉにおい
て、このアドレスをＲＡＭ40に送る。
状態ＬおよびＫの期間に、メッセージセグメントは、入
力バッファ12に書込まれ、Ｋでは直接ＲＡＭ40に書込ま
れる。次の状態，すなわち状態Ｊは、レジスタ54を更新
するために用いられる。次の遷移，すなわち状態Ｇで
は、実際上“ノーオペレーション”状態であるが、連続
するクロックパルスにおいて状態マシンを維持するため
に用いられる。
力バッファ12に書込まれ、Ｋでは直接ＲＡＭ40に書込ま
れる。次の状態，すなわち状態Ｊは、レジスタ54を更新
するために用いられる。次の遷移，すなわち状態Ｇで
は、実際上“ノーオペレーション”状態であるが、連続
するクロックパルスにおいて状態マシンを維持するため
に用いられる。
図に示されるように、シーケンサ56の命令読み出し段階
の状態Ｅあるいは命令書き込み段階の状態Ｋは、状態Ｂ
あるいはＨにそれぞれ遷移することが可能である。この
ような状態遷移は、１６ビットのマイクロコンピュータ
26を備えているインターフェース10を８ビットのシステ
ムにおいて簡単に用いることができるように実行される
ものである。このような８ビットシステムにおいては、
マイクロコンピュータ26の能力を最大限に利用するため
に、このように２つの８ビットワードを読み出すことあ
るいは書き込むことが所望される。
の状態Ｅあるいは命令書き込み段階の状態Ｋは、状態Ｂ
あるいはＨにそれぞれ遷移することが可能である。この
ような状態遷移は、１６ビットのマイクロコンピュータ
26を備えているインターフェース10を８ビットのシステ
ムにおいて簡単に用いることができるように実行される
ものである。このような８ビットシステムにおいては、
マイクロコンピュータ26の能力を最大限に利用するため
に、このように２つの８ビットワードを読み出すことあ
るいは書き込むことが所望される。
ここに記載されているように、インターフェース10は、
直接データ転送の利用を提供し、このことによる利点の
全ては、特別な欠点なしでもたらされるものである。
直接データ転送の利用を提供し、このことによる利点の
全ては、特別な欠点なしでもたらされるものである。
この発明は、ある特定の実施例に関して記載したもので
あるが、その他の実施態様を制限するものではなく、こ
の発明の実施においては、この発明の技術的範囲内で改
良することが可能である。当然ながら、この発明の技術
的範囲は、ここに記載された特許請求の範囲のみにより
限定されるものである。
あるが、その他の実施態様を制限するものではなく、こ
の発明の実施においては、この発明の技術的範囲内で改
良することが可能である。当然ながら、この発明の技術
的範囲は、ここに記載された特許請求の範囲のみにより
限定されるものである。
【図面の簡単な説明】 第１図はこの発明の一実施例のインターフェースのブロ
ック図、第２図はインターフェースコントローラのブロ
ック図、第３図は上記インターフェースにおける直接デ
ータ転送を示す状態遷移図である。 10……インターフェース、12……入力バッファ、14……
出力バッファ、16……記憶媒体、18……インターフェー
スコントローラ、26……マイクロコンピュータ、30……
インテリジェントスイッチ。
ック図、第２図はインターフェースコントローラのブロ
ック図、第３図は上記インターフェースにおける直接デ
ータ転送を示す状態遷移図である。 10……インターフェース、12……入力バッファ、14……
出力バッファ、16……記憶媒体、18……インターフェー
スコントローラ、26……マイクロコンピュータ、30……
インテリジェントスイッチ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−47396（ＪＰ，Ａ) 特開 昭56−33730（ＪＰ，Ａ) 正田訳「マイクロコンピュータ インタ ーフェース技術」Ｓ56−11−20 マイテッ クＰＰ．62−77
Claims (4)
- 【請求項１】マイクロコンピュータ(26)がその記憶媒体
(40)とマイクロプロセッサ(38)との間に接続されたロー
カルバス(44)を備えており、インテリジェントスイッチ
(30)とマイクロコンピュータ(26)の記憶装置(40)との間
の直接データ転送を行うインターフェイス(10)におい
て、 前記インテリジェントスイッチ(30)からデータを受取
り、データバス(60)を介して前記ローカルバス(44)にデ
ータを転送する入力手段(12)と、 データバス(60)を介して前記ローカルバス(44)からデー
タを受取り、前記インテリジェントスイッチ(30)へデー
タを与える出力手段(14)とを備え、前記データはセグメ
ント化されたメッセージであり、これら入力手段(12)お
よび出力手段(14)はそれぞれ１つの完全なメッセージセ
グメントを受ける大きさであり、前記セグメント化され
たメッセージの最後のセグメントはメッセージ信号の終
り符号を含み、 さらに、前記マイクロプロセッサ(38)によって与えら
れ、前記マイクロプロセッサ(38)の記憶装置(40)中の位
置に対して指定されたアドレスを記憶し、アドレスバス
(58)を介して前記ローカルバス(44)に接続されて、それ
により前記記憶装置(40)中の前記アドレスされた位置と
前記データを受取る入力手段(12)またはデータを与える
出力手段(14)のいずれかとの間の前記データバス(60)に
よる直接のデータ転送が前記アドレスにラッチされたマ
イクロプロセッサによって実行されて読取りまたは書込
みが行われるアドレス記憶手段(16)と、 前記データバス(60)に接続され、前記インテリジェント
スイッチ(30)からのメッセージ終り符号の記憶のための
レジスタ手段(74)と前記インテリジェントスイッチへの
メッセージ終り符号の記憶のためのレジスタ手段(76)と
を備え、前記インテリジェントスイッチ(30)および前記
マイクロプロセッサ(38)の１つからのメッセージ信号の
終り符号に応答して前記セグメント化されたメッセージ
の終り符号を記憶し、マイクロコンピュータ(26)がこの
レジスタ手段を読み取ることによってメッセージが完了
した時を検出することを可能にしているレジスタ手段(7
4,76) と、 前記インテリジェントスイッチ(30)からのメッセージ終
り符号を記憶するレジスタ手段(74)に応答して前記マイ
クロコンピュータ(26)に割込み信号を要求する第１の手
段と、前記インテリジェントスイッチ(30)へのメッセー
ジ終り符号を記憶し、または前記マイクロコンピュータ
(26)に割込み信号を要求する手段に応答する第２の手段
とを備えている割込み要求レジスタ(64)であって、これ
ら第１および第２の手段は割込み要求レジスタ中で分離
されたビツト位置を有し、インテリジェントスイッチ(3
0)からのメッセージ終り符号記憶用レジスタ手段および
前記インテリジェントスイッチ(30)へのメッセージ終り
符号記憶用レジスタ手段に接続されている割込み要求レ
ジスタ(64)と、 前記マイクロコンピュータ(26)に接続され、このマイク
ロコンピュータ(26)によってセットされたビツト位置を
有している割込みマスクレジスタ(66)と、 前記割込み要求レジスタ(64)および割込みマスクレジス
タ(66)に接続されてそれらからビツトを受信する割込み
サービスレジスタ(68)とを具備し、 前記割込みサービスレジスタ(68)は、前記割込み要求レ
ジスタ(64)中の対応するビツトの設定と前記割込みマス
クレジスタ(66)中の対応するビツトの設定の反転したも
のとの論理積として設定されたビツト位置を有し、割込
みサービスレジスタ(68)は、前記割込みマスクレジスタ
(66)中の対応するビットの反転ビットと前記割込み要求
レジスタ(64)中の対応するビットの論理積によって設定
されるビツト位置を有していることを特徴とするインタ
ーフェイス。 - 【請求項２】前記マイクロコンピュータ(26)に送られる
割込み信号を要求するために前記第１または第２のレジ
スタ(74,76) 中のビツトの設定に応答する手段を具備し
ている特許請求の範囲第１項記載のインターフェイス。 - 【請求項３】前記割込み要求手段(64)に接続され、前記
ローカルバスバス(44)に割込み信号を選択的に供給する
ために前記割込み信号に対する要求に応答する手段を具
備している特許請求の範囲第３項記載のインターフェイ
ス。 - 【請求項４】マイクロコンピュータ(26)がその記憶装置
(40)とマイクロプロセッサ(38)との間に接続されたロー
カルバス(44)を備えており、インテリジェントスイッチ
(30)とマイクロコンピュータ(26)の記憶装置との間の直
接データ転送を行うインターフェイスにおいて、 前記インテリジェントスイッチ(30)からデータを受取
り、データバス(60)を介して前記ローカルバス(44)にデ
ータを転送するデータ入力手段(12)と、 データバス(60)を介して前記ローカルバス(44)からデー
タを受取り、前記インテリジェントスイッチ(30)へデー
タを与えるデータ出力手段(14)とを備え、前記データは
セグメント化されたメッセージであり、これらデータ入
力手段(12)およびデータ出力手段(14)はそれぞれ１つの
完全なメッセージセグメントを受ける大きさであり、前
記セグメント化されたメッセージの最後のセグメントは
メッセージ信号の終り符号を含み、 さらに、データバスに接続され、前記インテリジェント
スイッチ(30)および前記マイクロプロセッサ(38)の１つ
からのメッセージ信号の終り符号に応答し、前記セグメ
ント化されたメッセージ信号の終り符号を記憶するレジ
スタ手段(74,76) であって、各ビツトが前記インテリジ
ェントスイッチ(30)からの異なるメッセージにそれぞれ
対応する複数のビツトを有する第１のレジスタ手段(74)
と、各ビツトが前記インテリジェントスイッチ(30)への
異なるメッセージにそれぞれ対応する複数のビツトを有
する第２のレジスタ手段(76)とを具備し、第１のレジス
タ手段(74)が前記メッセージに対応するビツトをセット
するために前記インテリジェントスイッチ(30)からのメ
ッセージ中に含まれているメッセージ信号終り符号に応
答し、第２のレジスタ手段(76)が前記メッセージに対応
するビツトをセットするために前記インテリジェントス
イッチ(30)へのメッセージ中に含まれているメッセージ
信号終り符号に応答してマイクロコンピュータ(26)がこ
のレジスタ手段を読み取ることによってメッセージが完
了した時を検出することを可能にしているメッセージ信
号の終り符号記憶用レジスタ手段(74,76) と、 前記マイクロプロセッサ(38)によって与えられ、前記マ
イクロコンピュータ(26)の記憶装置(40)中の位置に対し
て指定されたアドレスを記憶し、アドレスバス(58)を介
して前記ローカルバス(44)に接続されて、それにより前
記記憶装置(40)中の前記アドレスされた位置と前記デー
タ入力手段(12)またはデータ出力手段(14)のいずれかと
の間の前記データバス(60)による直接のデータ転送が前
記アドレスにラッチされた前記マイクロプロセッサ(38)
により実行されて読取りまたは書込みを行わせる複数の
アドレスを記憶するアドレス記憶手段(16)とを具備し、 前記複数のアドレスは前記インテリジェントスイッチ(3
0)からの異なるメッセージを記憶するために前記記憶装
置(40)中の位置をそれぞれ示す前記インテリジェントス
イッチ(30)からのデータに対する第１のアドレス群と、
前記インテリジェントスイッチへ異なるメッセージを与
えるために前記記憶装置中の位置をそれぞれ示す前記イ
ンテリジェントスイッチ(30)へのデータに対する第２の
アドレス群とを含んでいることを特徴とするインターフ
ェイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/682,034 US4922416A (en) | 1984-12-14 | 1984-12-14 | Interface device end message storing with register and interrupt service registers for directing segmented message transfer between intelligent switch and microcomputer |
| US682034 | 1996-07-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61143865A JPS61143865A (ja) | 1986-07-01 |
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