JPH0650882B2 - Ｐｓｋ信号復調回路 - Google Patents
Ｐｓｋ信号復調回路Info
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- JPH0650882B2 JPH0650882B2 JP59114885A JP11488584A JPH0650882B2 JP H0650882 B2 JPH0650882 B2 JP H0650882B2 JP 59114885 A JP59114885 A JP 59114885A JP 11488584 A JP11488584 A JP 11488584A JP H0650882 B2 JPH0650882 B2 JP H0650882B2
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- signal
- circuit
- frequency
- phase
- psk
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
- H04L27/2275—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses the received modulated signals
- H04L27/2276—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses the received modulated signals using frequency multiplication or harmonic tracking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 ＜技術分野＞ 本発明は、マイクロ波などを用いた無線伝送方式とし
て、搬送波をＰＣＭ信号で位相変調して伝送するＰＳＫ
信号を復調する復調回路に関する。
て、搬送波をＰＣＭ信号で位相変調して伝送するＰＳＫ
信号を復調する復調回路に関する。
＜従来技術＞ 一般に，衛星放送などにおいては、搬送波をＰＣＭ（Ｐ
ulse Ｃode Ｍodulation）信号で位相変調し、これを
ＰＳＫ（Ｐhase Ｓhift Ｋeying）信号として伝送す
る方式が採用されている（たとえば、日本放送出版協会
発行、放送技術双書「放送におけるデジタル技術」日本
放送協会編参照）。このＰＳＫ信号では、搬送波の位相
が２相の場合には、１回の変調で１ビットの情報を伝送
することができ、４相の場合には１回の変調で２ビット
の情報を同時に伝送することができる。このように、多
相になるほど１タイムスロット当たりに伝送できる情報
量が増えるが、その分だけ信号空間における距離が短く
なり、耐雑音性が低下する。
ulse Ｃode Ｍodulation）信号で位相変調し、これを
ＰＳＫ（Ｐhase Ｓhift Ｋeying）信号として伝送す
る方式が採用されている（たとえば、日本放送出版協会
発行、放送技術双書「放送におけるデジタル技術」日本
放送協会編参照）。このＰＳＫ信号では、搬送波の位相
が２相の場合には、１回の変調で１ビットの情報を伝送
することができ、４相の場合には１回の変調で２ビット
の情報を同時に伝送することができる。このように、多
相になるほど１タイムスロット当たりに伝送できる情報
量が増えるが、その分だけ信号空間における距離が短く
なり、耐雑音性が低下する。
ところで、このようなＰＳＫ信号の復調には、従来、平
衡変調器やＰＬＬ回路等のアナログ回路技術が用いられ
ており、これをデジタル化するには、回路方式を根本的
に変更する必要があるなどの困難さを伴った。また、上
記のアナログ回路では、各回路に付随する可変抵抗など
の回路調整時に調整すべき箇所が多く、また、上記アナ
ログ回路中の発振回路にコイルを複数個使用するため、
回路の小型化が難しいなどの欠点を有していた。さら
に、ＰＬＬ回路などの従来のアナログ回路では、回路構
成上、本質的に復調信号に歪みを有し、この歪みを小さ
くするためには、帰還回路における十分な帰還量を必要
とするが、これには、異常な発振が生じないようにする
ために、一定の制限を受けるという欠点や、アナログ回
路であるという理由から、復調回路の前での帯域幅で決
まるようなスレッショルドレベルをもたないという欠点
を有していた。
衡変調器やＰＬＬ回路等のアナログ回路技術が用いられ
ており、これをデジタル化するには、回路方式を根本的
に変更する必要があるなどの困難さを伴った。また、上
記のアナログ回路では、各回路に付随する可変抵抗など
の回路調整時に調整すべき箇所が多く、また、上記アナ
ログ回路中の発振回路にコイルを複数個使用するため、
回路の小型化が難しいなどの欠点を有していた。さら
に、ＰＬＬ回路などの従来のアナログ回路では、回路構
成上、本質的に復調信号に歪みを有し、この歪みを小さ
くするためには、帰還回路における十分な帰還量を必要
とするが、これには、異常な発振が生じないようにする
ために、一定の制限を受けるという欠点や、アナログ回
路であるという理由から、復調回路の前での帯域幅で決
まるようなスレッショルドレベルをもたないという欠点
を有していた。
＜発明の目的＞ 本発明は、上述した点に鑑みて、波形整形された２値化
された４相のＰＳＫ信号からその搬送波の４倍の周波数
信号を再生し、この周波数信号に基づいて位相が互いに
９０゜ずつ異なる基準位相信号を再生し、この基準位相
信号で前記ＰＳＫ信号をラッチすることにより、ＰＳＫ
信号から復調出力を得るように構成し、これによって、
ＰＳＫ信号の復調回路の回路調整を容易にし、小型化す
るという目的を有するものである。また、デジタル回路
化することにより、回路の歪みを小さくし、スレッショ
ルドレベルを明確にもたせるという目的をも有するもの
である。
された４相のＰＳＫ信号からその搬送波の４倍の周波数
信号を再生し、この周波数信号に基づいて位相が互いに
９０゜ずつ異なる基準位相信号を再生し、この基準位相
信号で前記ＰＳＫ信号をラッチすることにより、ＰＳＫ
信号から復調出力を得るように構成し、これによって、
ＰＳＫ信号の復調回路の回路調整を容易にし、小型化す
るという目的を有するものである。また、デジタル回路
化することにより、回路の歪みを小さくし、スレッショ
ルドレベルを明確にもたせるという目的をも有するもの
である。
＜発明の構成＞ 本発明は、このような目的を達成するため、次のような
構成を有するものである。
構成を有するものである。
すなわち、本発明のＰＳＫ信号復調回路は、波形整形さ
れた２値化された４相のＰＳＫ信号からその搬送波の４
倍の周波数をもつ周波数信号を再生するＰＬＬ回路と、
この周波数信号に基づいて位相が互いに９０゜ずつ異な
る基準位相信号を生成して、これらの基準位相信号とＰ
ＳＫ信号に基づいて復調出力を得るデジタル回路からな
り、 前記デジタル回路は、前記ＰＳＫ信号を前記ＰＬＬ回路
で再生された周波数信号でラッチしてこの周波数信号の
位相に一致した基準ＰＳＫ信号を生成する第１ラッチ回
路と、前記ＰＬＬ回路からの周波数信号を１／４に分周
して第１基準位相信号として出力する分周回路と、この
分周回路から出力された前記第１基準位相信号を、１／
４周期分だけ遅延して前記第１基準位相信号とは位相が
互いに９０゜異なる第２基準位相信号を生成する信号生
成回路と、前記第１ラッチ回路からの前記基準ＰＳＫ信
号を、分周回路からの第１基準位相信号と前記信号生成
回路からの第２基準位相信号とでそれぞれ個別にラッチ
して同期検波する第２ラッチ回路とを備えている。
れた２値化された４相のＰＳＫ信号からその搬送波の４
倍の周波数をもつ周波数信号を再生するＰＬＬ回路と、
この周波数信号に基づいて位相が互いに９０゜ずつ異な
る基準位相信号を生成して、これらの基準位相信号とＰ
ＳＫ信号に基づいて復調出力を得るデジタル回路からな
り、 前記デジタル回路は、前記ＰＳＫ信号を前記ＰＬＬ回路
で再生された周波数信号でラッチしてこの周波数信号の
位相に一致した基準ＰＳＫ信号を生成する第１ラッチ回
路と、前記ＰＬＬ回路からの周波数信号を１／４に分周
して第１基準位相信号として出力する分周回路と、この
分周回路から出力された前記第１基準位相信号を、１／
４周期分だけ遅延して前記第１基準位相信号とは位相が
互いに９０゜異なる第２基準位相信号を生成する信号生
成回路と、前記第１ラッチ回路からの前記基準ＰＳＫ信
号を、分周回路からの第１基準位相信号と前記信号生成
回路からの第２基準位相信号とでそれぞれ個別にラッチ
して同期検波する第２ラッチ回路とを備えている。
＜実施例＞ 本発明を衛星放送受信機等の４相のＰＳＫ信号、特にＱ
ＰＳＫ（Ｑuadri Ｐase Ｓhift Ｋeying）信号の復
調に適用した場合の実施例について説明する。
ＰＳＫ（Ｑuadri Ｐase Ｓhift Ｋeying）信号の復
調に適用した場合の実施例について説明する。
第１図はＰＳＫ信号復調回路のブロック図、第２図は同
回路の各部の出力信号波形を示すタイミングチャートで
ある。
回路の各部の出力信号波形を示すタイミングチャートで
ある。
このＰＳＫ信号復調回路は、放送衛星から送信されてき
たＱＰＳＫ信号Ｓａを図示しないアンテナで受信した
後、このＱＰＳＫ信号に基づいて復調出力を得るもので
あり、基本的には、デジタル波形に波形整形され２値化
された４相のＱＰＳＫ信号から搬送波の４倍の周波数信
号を再生するＰＬＬ回路Ａと、この周波数信号に基づい
て位相が互いに９０゜異なる基準位相信号を生成して、
これらの基準位相信号とＱＰＳＫ信号とで所望の復調出
力を得るデジタル回路Ｂとから構成される。
たＱＰＳＫ信号Ｓａを図示しないアンテナで受信した
後、このＱＰＳＫ信号に基づいて復調出力を得るもので
あり、基本的には、デジタル波形に波形整形され２値化
された４相のＱＰＳＫ信号から搬送波の４倍の周波数信
号を再生するＰＬＬ回路Ａと、この周波数信号に基づい
て位相が互いに９０゜異なる基準位相信号を生成して、
これらの基準位相信号とＱＰＳＫ信号とで所望の復調出
力を得るデジタル回路Ｂとから構成される。
アンテナで受信された時点でのＱＰＳＫ信号はアナログ
信号であるが、これが図外のクリッパ回路などの波形整
形回路によって第２図(1)に示すような２値化されたデ
ジタル波形に波形整形される。そして、このデジタル波
形のＱＰＳＫ信号ＳａがＰＬＬ回路Ａの入力端子ａに加
えられる。ここで、第２図(1)に示す波形整形後のＱＰ
ＳＫ信号Ｓａにおいて、パルス幅の短い部分（本例では
図中に２箇所存在している）が位相が変調された偏位箇
所に対応している。
信号であるが、これが図外のクリッパ回路などの波形整
形回路によって第２図(1)に示すような２値化されたデ
ジタル波形に波形整形される。そして、このデジタル波
形のＱＰＳＫ信号ＳａがＰＬＬ回路Ａの入力端子ａに加
えられる。ここで、第２図(1)に示す波形整形後のＱＰ
ＳＫ信号Ｓａにおいて、パルス幅の短い部分（本例では
図中に２箇所存在している）が位相が変調された偏位箇
所に対応している。
ＰＬＬ回路Ａは、第２図(1)に示したＱＰＳＫ信号Ｓａ
に基づいて、このＱＰＳＫ信号Ｓａと位相が同期した４
倍の周波数をもつ周波数信号Ｓｂ（第２図(2)参照）を
再生する。すなわち、ＰＬＬ回路Ａにおける位相比較回
路１は、波形整形されたＱＰＳＫ信号Ｓａがレベル反転
するところでのみ、この位相比較回路１の他方の入力端
子に加わる周波数信号Ｓｂと位相を比較し、その位相差
に応じた大きさの電圧を出力する。位相比較回路１の位
相差出力は、次段のローパスフィルタ２によって高域成
分が取り除かれて電圧制御発振器（ＶＣＯ）３に加えら
れる。電圧制御発振器３は、位相比較回路１に入力され
るＱＰＳＫ信号Ｓａと該回路１に帰還される周波数信号
Ｓｂとの位相差がない状態、すなわち位相のロック状態
における周波数がＱＰＳＫ信号の搬送波の４倍の周波数
fsとなるように予め設定されており、両信号Ｓa,Ｓｂに
位相差がある場合には、ローパスフィルタ２の位相差出
力に応じて発振周波数がfcが変化される。したがって、
位相がロックされた状態では、fc＝fsとなり、電圧制御
発振器３からは搬送波の４倍の周波数をもつ周波数信号
Ｓｂが出力され、この周波数信号Ｓｂが位相比較回路１
に対する帰還信号として加えられる。さらに、この帰還
された周波数信号Ｓｂは、デジタル回路Ｂに送出され
る。
に基づいて、このＱＰＳＫ信号Ｓａと位相が同期した４
倍の周波数をもつ周波数信号Ｓｂ（第２図(2)参照）を
再生する。すなわち、ＰＬＬ回路Ａにおける位相比較回
路１は、波形整形されたＱＰＳＫ信号Ｓａがレベル反転
するところでのみ、この位相比較回路１の他方の入力端
子に加わる周波数信号Ｓｂと位相を比較し、その位相差
に応じた大きさの電圧を出力する。位相比較回路１の位
相差出力は、次段のローパスフィルタ２によって高域成
分が取り除かれて電圧制御発振器（ＶＣＯ）３に加えら
れる。電圧制御発振器３は、位相比較回路１に入力され
るＱＰＳＫ信号Ｓａと該回路１に帰還される周波数信号
Ｓｂとの位相差がない状態、すなわち位相のロック状態
における周波数がＱＰＳＫ信号の搬送波の４倍の周波数
fsとなるように予め設定されており、両信号Ｓa,Ｓｂに
位相差がある場合には、ローパスフィルタ２の位相差出
力に応じて発振周波数がfcが変化される。したがって、
位相がロックされた状態では、fc＝fsとなり、電圧制御
発振器３からは搬送波の４倍の周波数をもつ周波数信号
Ｓｂが出力され、この周波数信号Ｓｂが位相比較回路１
に対する帰還信号として加えられる。さらに、この帰還
された周波数信号Ｓｂは、デジタル回路Ｂに送出され
る。
そして、この周波数信号Ｓｂは、第１のラッチ回路を構
成するＤ型のフリップフロップ４のクロック信号入力と
なる。
成するＤ型のフリップフロップ４のクロック信号入力と
なる。
該フリップフロップ４には、入力端子ａからのＱＰＳＫ
信号Ｓａが加えられるので、フリップフロップ４は、Ｑ
ＰＳＫ信号Ｓａをクロック信号Ｓｂの立ち上がりのタイ
ミングでラッチする。これにより、フリップフロップ４
の出力は、第２図(3)に示すように、ＱＰＳＫ信号Ｓａ
の位相と周波数信号Ｓｂとの位相差が取り除かれたＰＳ
Ｋ信号（基準ＰＳＫ信号）Ｓｃとなる。そして、このＰ
ＳＫ信号Ｓｃが後述の第２のラッチ回路１２に加えられ
る。
信号Ｓａが加えられるので、フリップフロップ４は、Ｑ
ＰＳＫ信号Ｓａをクロック信号Ｓｂの立ち上がりのタイ
ミングでラッチする。これにより、フリップフロップ４
の出力は、第２図(3)に示すように、ＱＰＳＫ信号Ｓａ
の位相と周波数信号Ｓｂとの位相差が取り除かれたＰＳ
Ｋ信号（基準ＰＳＫ信号）Ｓｃとなる。そして、このＰ
ＳＫ信号Ｓｃが後述の第２のラッチ回路１２に加えられ
る。
一方、上記の周波数信号Ｓｂは、さらに分周回路５にも
与えられる。分周回路５は、周波数信号Ｓｂ（これはＱ
ＰＳＫ信号Ｓａに搬送波の４倍の周波数となっている）
を１／４に分周してＱＰＳＫ信号の搬送波と同じ周波数
でそれ自体位相変位のない信号に戻し、この分周出力が
次段の遅延回路７によってＴ／８（Ｔは分周回路５の出
力信号の一周期分に相当する）の時間だけ遅延される。
その結果、遅延回路７の出力は、第２図(4)に示す信号
Ｓｄとなり、この信号がＱＰＳＫ信号Ｓａを同期検波す
るための一方の基準位相信号Ｓｄとなる。そして、この
基準位相信号Ｓｄが、信号生成回路１１と、第２ラッチ
回路１２とにそれぞれ入力される。
与えられる。分周回路５は、周波数信号Ｓｂ（これはＱ
ＰＳＫ信号Ｓａに搬送波の４倍の周波数となっている）
を１／４に分周してＱＰＳＫ信号の搬送波と同じ周波数
でそれ自体位相変位のない信号に戻し、この分周出力が
次段の遅延回路７によってＴ／８（Ｔは分周回路５の出
力信号の一周期分に相当する）の時間だけ遅延される。
その結果、遅延回路７の出力は、第２図(4)に示す信号
Ｓｄとなり、この信号がＱＰＳＫ信号Ｓａを同期検波す
るための一方の基準位相信号Ｓｄとなる。そして、この
基準位相信号Ｓｄが、信号生成回路１１と、第２ラッチ
回路１２とにそれぞれ入力される。
信号生成回路１１は、分周回路５から遅延回路７を通っ
て出力された基準位相信号Ｓｄを、その一周期Ｔの１／
４だけ遅延してこの基準位相信号Ｓｄと位相が互いに９
０゜異なる基準位相信号Ｓｅ（第２図(5)参照）を生成
するものであって、本例では、第２のフリップフロップ
６と遅延回路８とからなる。
て出力された基準位相信号Ｓｄを、その一周期Ｔの１／
４だけ遅延してこの基準位相信号Ｓｄと位相が互いに９
０゜異なる基準位相信号Ｓｅ（第２図(5)参照）を生成
するものであって、本例では、第２のフリップフロップ
６と遅延回路８とからなる。
ここで、第２フリップフロップ６には、遅延回路７から
の基準位相信号Ｓｄがデータ入力される一方、ＰＬＬ回
路Ａからの周波数信号Ｓｂがクロック信号として入力さ
れるので、第２フリップフロップ６は、基準位相信号Ｓ
ｄをクロック信号Ｓｂの立ち上がりのタイミングでラッ
チする。これにより、第２フリップフロップ６の出力
は、周波数信号Ｓｂと位相差がなくなるとともに、遅延
回路７の出力ＳｄよりもＴ／８の時間だけ遅延されて出
力される。続いて、この出力が遅延回路８でさらにＴ／
８の時間だけ遅延されて、第２図(5)に示すように、他
方の基準位相信号Ｓｅとなる。そして、この遅延回路８
の出力Ｓｅが第２ラッチ回路１２に入力される。
の基準位相信号Ｓｄがデータ入力される一方、ＰＬＬ回
路Ａからの周波数信号Ｓｂがクロック信号として入力さ
れるので、第２フリップフロップ６は、基準位相信号Ｓ
ｄをクロック信号Ｓｂの立ち上がりのタイミングでラッ
チする。これにより、第２フリップフロップ６の出力
は、周波数信号Ｓｂと位相差がなくなるとともに、遅延
回路７の出力ＳｄよりもＴ／８の時間だけ遅延されて出
力される。続いて、この出力が遅延回路８でさらにＴ／
８の時間だけ遅延されて、第２図(5)に示すように、他
方の基準位相信号Ｓｅとなる。そして、この遅延回路８
の出力Ｓｅが第２ラッチ回路１２に入力される。
ここで、両遅延回路７、８の基準位相信号ＳｄとＳｅと
を比較すると、両信号Ｓｄ、Ｓｅの周波数はＱＰＳＫ信
号Ｓａの搬送波の周波数と等しく、かつ、両信号Ｓｄ、
Ｓｅの位相は、互いに９０゜(1/4周期分)ずれているこ
とが分かる。
を比較すると、両信号Ｓｄ、Ｓｅの周波数はＱＰＳＫ信
号Ｓａの搬送波の周波数と等しく、かつ、両信号Ｓｄ、
Ｓｅの位相は、互いに９０゜(1/4周期分)ずれているこ
とが分かる。
第２ラッチ回路１２は、第１フリップフロップ４で定常
偏差が取り除かれたＱＰＳＫ信号Ｓｂの出力を、分周回
路５から遅延回路７を通って得られた一方の基準位相信
号Ｓｄと、信号生成回路１１で得られた他方の基準位相
信号Ｓｅとでそれぞれ個別にラッチして同期検波するこ
とにより、同時に２ビットの情報を復調して取り出すた
めのものであって、本例では、Ｄ型の第３フリップフロ
ップ９と、第４フリップフロップ１０とで構成される。
偏差が取り除かれたＱＰＳＫ信号Ｓｂの出力を、分周回
路５から遅延回路７を通って得られた一方の基準位相信
号Ｓｄと、信号生成回路１１で得られた他方の基準位相
信号Ｓｅとでそれぞれ個別にラッチして同期検波するこ
とにより、同時に２ビットの情報を復調して取り出すた
めのものであって、本例では、Ｄ型の第３フリップフロ
ップ９と、第４フリップフロップ１０とで構成される。
第３フリップフロップ９は、第１フリップフロップ４の
ＱＰＳＫ信号出力Ｓｃを遅延回路７からの一方の基準位
相信号Ｓｄの立ち上がりのタイミングでラッチする。し
たがって、基準位相信号Ｓｄの立ち上がりのタイミング
においてＱＰＳＫ信号出力Ｓｃがハイレベルの場合に
は、同期検波された出力はハイレベルとなる一方、基準
位相信号Ｓｄの立ち上がりのタイミングにおいてＱＰＳ
Ｋ信号出力Ｓｃがローレベルの場合には、同期検波され
た出力はローレベルとなる。このため、第３フリップフ
ロップ９の出力は、第２図(6)に示す波形の信号Ｓｆと
なる。
ＱＰＳＫ信号出力Ｓｃを遅延回路７からの一方の基準位
相信号Ｓｄの立ち上がりのタイミングでラッチする。し
たがって、基準位相信号Ｓｄの立ち上がりのタイミング
においてＱＰＳＫ信号出力Ｓｃがハイレベルの場合に
は、同期検波された出力はハイレベルとなる一方、基準
位相信号Ｓｄの立ち上がりのタイミングにおいてＱＰＳ
Ｋ信号出力Ｓｃがローレベルの場合には、同期検波され
た出力はローレベルとなる。このため、第３フリップフ
ロップ９の出力は、第２図(6)に示す波形の信号Ｓｆと
なる。
一方、第４フリップフロップ１０は、第１フリップフロ
ップ４のＱＰＳＫ信号出力Ｓｃを遅延回路８からの他方
の基準位相信号Ｓｅの立ち上がりのタイミングでラッチ
する。したがって、基準位相信号Ｓｅの立ち上がりのタ
イミングにおいてＱＰＳＫ信号出力Ｓｃがハイレベルの
場合には、同期検波された出力はハイレベルとなる一
方、基準位相信号Ｓｅの立ち上がりのタイミングにおい
てＱＰＳＫ信号出力Ｓｃがローレベルの場合には、同期
検波された出力はローレベルとなる。このため、第４フ
リップフロップ１０の出力は、第２図(7)に示す波形の
信号Ｓｇとなる。
ップ４のＱＰＳＫ信号出力Ｓｃを遅延回路８からの他方
の基準位相信号Ｓｅの立ち上がりのタイミングでラッチ
する。したがって、基準位相信号Ｓｅの立ち上がりのタ
イミングにおいてＱＰＳＫ信号出力Ｓｃがハイレベルの
場合には、同期検波された出力はハイレベルとなる一
方、基準位相信号Ｓｅの立ち上がりのタイミングにおい
てＱＰＳＫ信号出力Ｓｃがローレベルの場合には、同期
検波された出力はローレベルとなる。このため、第４フ
リップフロップ１０の出力は、第２図(7)に示す波形の
信号Ｓｇとなる。
上述のように、本例の場合は、４相のＱＰＳＫ信号を対
象としており、したがって、１回の変調で同時に２ビッ
トの情報が伝送されてきているから、第３、第４フリッ
プフロップ９、１０の各出力信号Ｓｆ、Ｓｇに着目する
と、両信号Ｓｆ、Ｓｇがともにハイレベルのときは“１
１”、一方の信号Ｓｆがハイレベルで他方の信号Ｓｇが
ローレベルのときは“１０”、両信号Ｓｆ、Ｓｇがとも
にローレベルのときは“００”として、両出力端子ｆ，
ｇから１ビットずつ計２ビットの信号が同時に復調され
て取り出されることになる。
象としており、したがって、１回の変調で同時に２ビッ
トの情報が伝送されてきているから、第３、第４フリッ
プフロップ９、１０の各出力信号Ｓｆ、Ｓｇに着目する
と、両信号Ｓｆ、Ｓｇがともにハイレベルのときは“１
１”、一方の信号Ｓｆがハイレベルで他方の信号Ｓｇが
ローレベルのときは“１０”、両信号Ｓｆ、Ｓｇがとも
にローレベルのときは“００”として、両出力端子ｆ，
ｇから１ビットずつ計２ビットの信号が同時に復調され
て取り出されることになる。
＜発明の効果＞ 本発明によれば、ＰＳＫ信号の復調回路を、デジタル波
形に波形整形された４相のＱＰＳＫ信号から搬送波の４
倍の周波数信号を再生するＰＬＬ回路Ａと、この周波数
信号に基づいて位相が互いに９０゜ずつ異なる基準位相
信号を生成して、これらの基準位相信号とＰＳＫ信号に
基づいて所望の復調出力を得るデジタル回路Ｂとで構成
したので、全てデジタル的に処理されることになる。
形に波形整形された４相のＱＰＳＫ信号から搬送波の４
倍の周波数信号を再生するＰＬＬ回路Ａと、この周波数
信号に基づいて位相が互いに９０゜ずつ異なる基準位相
信号を生成して、これらの基準位相信号とＰＳＫ信号に
基づいて所望の復調出力を得るデジタル回路Ｂとで構成
したので、全てデジタル的に処理されることになる。
したがって、調整が不要で、回路の小型化、ＩＣ化が容
易となる。また、信号の歪みも少なく、スレッショルド
レベルが明確であるという効果を奏する。
易となる。また、信号の歪みも少なく、スレッショルド
レベルが明確であるという効果を奏する。
【図面の簡単な説明】 図面は本発明の実施例を示すもので、第１図はＰＳＫ信
号復調回路のブロック図、第２図は同回路の各部の出力
信号波形を示すタイミングチャートである。 １……位相比較回路、２……ローパスフィルタ、３……
電圧制御発振器、４……第１フリップフロップ（第１ラ
ッチ回路）、５……分周回路、６……第２フリップフロ
ップ、７，８……遅延回路、９……第３フリップフロッ
プ、１０……第４フリップフロップ、１１……信号生成
回路、１２……第２ラッチ回路
号復調回路のブロック図、第２図は同回路の各部の出力
信号波形を示すタイミングチャートである。 １……位相比較回路、２……ローパスフィルタ、３……
電圧制御発振器、４……第１フリップフロップ（第１ラ
ッチ回路）、５……分周回路、６……第２フリップフロ
ップ、７，８……遅延回路、９……第３フリップフロッ
プ、１０……第４フリップフロップ、１１……信号生成
回路、１２……第２ラッチ回路
Claims (1)
- 【請求項１】波形整形された２値化された４相のＰＳＫ
信号からその搬送波の４倍の周波数をもつ周波数信号を
再生するＰＬＬ回路と、 この周波数信号に基づいて位相が互いに９０゜ずつ異な
る基準位相信号を生成して、これらの基準位相信号とＰ
ＳＫ信号に基づいて復調出力を得るデジタル回路からな
り、 前記デジタル回路は、 前記ＰＳＫ信号を前記ＰＬＬ回路で再生された周波数信
号でラッチしてこの周波数信号の位相に一致した基準Ｐ
ＳＫ信号を生成する第１ラッチ回路と、 前記ＰＬＬ回路からの周波数信号を１／４に分周して第
１基準位相信号として出力する分周回路と、 この分周回路から出力された前記第１基準位相信号を、
１／４周期分だけ遅延して前記第１基準位相信号とは位
相が互いに９０゜異なる第２基準位相信号を生成する信
号生成回路と、 前記第１ラッチ回路からの前記基準ＰＳＫ信号を、分周
回路からの第１基準位相信号と前記信号生成回路からの
第２基準位相信号とでそれぞれ個別にラッチして同期検
波する第２ラッチ回路とを含み、 前記第２ラッチ回路より前記ＰＳＫ信号の位相変位に対
応した復調出力信号を得ることを特徴とするＰＳＫ信号
復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114885A JPH0650882B2 (ja) | 1984-06-05 | 1984-06-05 | Ｐｓｋ信号復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114885A JPH0650882B2 (ja) | 1984-06-05 | 1984-06-05 | Ｐｓｋ信号復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60259041A JPS60259041A (ja) | 1985-12-21 |
| JPH0650882B2 true JPH0650882B2 (ja) | 1994-06-29 |
Family
ID=14649100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59114885A Expired - Lifetime JPH0650882B2 (ja) | 1984-06-05 | 1984-06-05 | Ｐｓｋ信号復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650882B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596102B2 (ja) * | 1979-12-18 | 1984-02-09 | 富士ゼロックス株式会社 | 搬送波再生回路 |
-
1984
- 1984-06-05 JP JP59114885A patent/JPH0650882B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60259041A (ja) | 1985-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |