JPH06509200A

JPH06509200A - 乱数発生装置並びに方法

Info

Publication number: JPH06509200A
Application number: JP5520126A
Authority: JP
Inventors: ホフベルベルグ，ミカエル
Original assignee: テレフオンアクチーボラゲツト　エル　エム　エリクソン
Priority date: 1992-05-12
Filing date: 1993-05-11
Publication date: 1994-10-13
Also published as: GB2273592A; SE9201498D0; GB9325996D0; SE470242B; SE9201498L; WO1993023804A1; GB2273592B; US5434806A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】乱数発生装置並びに方法産業上の利用分野本発明は第一の信号装置から信号を受信するフィードバックシフトレジスタを含む乱数発生装置に係わり、このフィードバックシフトレジスタは少なくともひとつのクロック駆動遅延装置に接続されており、これはクロック信号を第二の信号装置から受信すると乱数を発生する。このような装置は例えば無線通信で使用され、暗号キー等を発生させる。乱数に要求されることは、ひとつの装置で生成された乱数と、同様に異なる別の装置で生成された乱数との両方が、出来るだけ修正される事なく　（ｕｎｃｏｒｒｅｃｔｅｄ）また予測可能でないことである。

更にしばしばＬＳＩ（大規模集積）回路内に集積されている乱数発生器に対する要求もある。

従来の技術先に述へた種類の装置が、ＵＳ−Ａ−４９０５１７６に与えられている。

この既知の装置では、チップ搭載雑音源（０ローＣｈｉｐ　ｎｏｉｓｅ−ｓｏｕｒｃｅｓ）が第一の信号装置として使用されている。このようなチップ搭載雑音源は製造するのが困難かつ高価である。加えてこれらは多量の電流を消費する。

さらにこの装置で発生された乱数は外部事象から起動される事はなく、ＬＳＩのパラメータ、例えば材質と構造、その製造時の環境等々、に依存する。乱数が大きなＰＮレジスタの出力から直接出されるため、これか使用される場合は、同時に始動され駆動されれば異なる装置であっても同一の乱数を発生するであろう。

加えて、同一のＰＮシーケンスからの異なる複数入力か論理ゲー１−　（ＸＯＲ）への入力として使用されている。この装置の更なる不便は、乱数が直列的にしか得られず、並列的には得られないことである。

別の知られている装置では雑音ダイオードか使用されており、これは雑音を発生しこの雑音か増幅され量子化される。この方法で発生された乱数はコンピュータで読み取られる。この種の乱数発生器は多数の個別および集積部品を必要とし、更に乱数発生器全体をＬＳＩの中に集積することは不可能である。更に加えて、これらの装置は高電圧、例えば約２０Ｖ、と同様に高電流、例えば５０ｍＡ以上を必要とする。

発明の要約本発明の目的は、できるだけ良好でかつ相関のない（ｕｎｃｏｒｒｏｌａｔｅｄ）乱数を与える、乱数発生装置を提供する事であり、この装置では異なる装置が異なる乱数を発生するものである。本発明の更に別の目的は、高電流を必要とせずまた低電圧のみを必要とする装置を提供することである。好適に本装置は１ｍＡ以下の消費ｔｍで、約５Ｖのみを必要とする。本発明の更に別の目的は、完全にディジタル式で、容易に特にＬＳＩに集積でき、そして安価な方法で、安価な部品を用いて製造できる乱数発生器を提供することである。

これらの目的、また同様にその他の目的は先に述へた種類の装置によって実現でき、この装置では、第一の信号装置は高速クロックを含み、フィードバックシフトレジスタは遅延装置（ひとつまたは複数）に少なくともひとつの論理ゲートを介して接続され、遅延装置の出力はさらに前記ゲート（ひとつまたは複数）（ｄａｔｅ／ｇａｔｅｓ）にフィードバックされ、そして第二の信号装置からのクロック信号は外部事象により開始される。

また先に述へた目的が実現される乱数の発生方法を提供することも、本発明のひとつの目的である。

それらの目的は以下の方法によって実現でき、ここではひとつの装置により発生される乱数は同時に別の装置により発生される乱数とは独立であり、ＰＮレジスタは第一の信号装置からクロック信号を受信し、ＰＮレジスタは少なくともひと −）の遅延装置に接続されており、好適にＤ−フリップフロップでこれは第二の信号装置から非同期、外部１３号を受信してこれに応じて乱数を発生させ、遅延装置のデータ人力は好適にＸＯＲゲートである論理ゲートを経由してＰＮレジスタに接続され、遅延装置からの出力は更にＸＯＲゲートにフィードバックされ、高速クロック信号のクロック周波数ｆ、は第二の信号装置のクロック周波数ｆ、よりも基本的に高く、第二の信号装置から遅延装置に対してクロック信号を並列供給する。

好適実施例の特徴は添付の従属の請求項で与えられている。

フィードバックシフトレジスタは好適にいわゆるＰＮレジスタ、すなわち疑似雑音レジスタ（Ｐｓｅｕｄｏ−Ｎｏｉｓｅ−ｒｅｇｉｓｔｅｒ）を含む。このＰＮレジスタは特に高速クロックで構成された第一の信号装置から信号を受信する。

好適にこの高速クロックは十分に高いクロック周波数を有し、遅延装置（ひとつまたは複数）に対して信号を生成する第二の信号装置から出力される、各々のクロック信号の間にＰＮレジスタは周回処理を行う（ｍａｎａｇｅｓ　ｔｏ　ｗｒａｐ　ａｒｏｕｎｄ）。１８ビツトＰＮレジスタでは、その周波数は提出された実施例によれば、例えばおよそ１ＭＨｚである。

この場合レジスタは毎秒約４回、周回処理を実行する（ｗｒａｐｋ　ａｒｏｕｎｄ）。好適に論理ゲート（ひとつまたは複数）はいわゆる、ＸＯＲゲートである。特に、その出力はＤ型フノブフロソブのデータ入力に接続されており、そのＱ出力は続いて論理ゲートにフィードバックされる。この種のフィードバック結合を通して、乱数は先のステップで何か生じたかに依存し、ひるかえってこのステップは更に先のステップに依存する。

好適実施例における装置は、乱数を並列に発生する（ｉ＝１．、、、ｎ）ために並列接続された複数のクロック入力遅延装置ｄ＋　（ｉ＝１１．、＋　ｎ）を含む。

特に少なくともいくつかのフィードバックシフトレジスタのビット位置は、それぞれ個別の論理ゲートに接続され、各々の論理ゲートの出力は個別のクロック入力遅延装置、特にＤ盟フップフロツブに接続され、更に各々の遅延装置またはＤフソブフロノプはそれぞれの論理ゲート（ＸＯＲゲート）にフィードバックされ、そして遅延装置は外部からの非同期信号を得るために第二の信号装置に並列接続されている。これらの信号は乱数発生器を構成する装置外部の外部事象から与えられ、例えばキーボードか外部装置とみなされる場合はコンピュータのキーボードからであり、またはＲ３２３２インタフエースまたはその同等品から与えられる。これはその他のユニットまたは同等品との間の非同期通信である：本質的に重要なのは、これらの信号が外部事象から（ｆｏｒｍ）起動されることである。そのために、たとえ同時に生成されたとしても装置毎に異なる乱数が生成される。更に特徴的なこととして、装置は容易にＬＳＩ回路に集積できるように構成されている。

図面の簡単な説明本発明を添ｆ−ｊ図を参照して更に説明する、これらは説明を目的としたものであって、限定を目的としたものではない、ここで、第１図は、本発明に基づき複数の乱数を並列に発生させるための装置のブロック図を示す。

第２図は、本発明に基づく乱数を発生するための装置を含むシステムを示す。

実施例の詳細な説明第１Ｕ！Ｊに示す乱数発生装置は、フィードバックＰＮシフトレジスタｌＯを含む。

図に示された実施例では、このＰＮレジスタは高速クロックＩから信号を受信する。図に示された実施例ではＰＮレジスタ１０内の各ビット位置は、ＸＯＲゲート（ｇ１２ｇ１９１．１ｇヨ）に接続されている。各々のＸＯＲゲート（ｇｌ。

ｇ２＋、、＋ｇａ）の出力は、遅延装置（ｄ＋、、、、　、ｄ−）のデータ人力りに接続されている。遅延装置（ｄｌ＋、、、＋　ｄ、）、例えばＤフップフロツブの”Ｑ”出力（非反転）は、フィードバックループを経由して、対応する論理ゲｈ（ｇ＋１．、．１ｇ−）にフィードバックされる。Ｄフツブフロツブまたは遅延装置ｄｌ＋、、＋ｄ、は第二の信号装置２に並列接続され、ここから非同期、外部信号を受信する。この第二信号装置２からの事象または信号は、乱数発生装置の外部で生じる外部、非同期事象から起動される。これらの事象は例えば、他のユニットと非同期通信、Ｒ３−２３２ニンタフエースを経由して入力される。

第一信号装置ｌの周波数、すなわち高速クロックは非常に高いので、ＰＮレジスタ１０は第２の信号装置２からの各々の信号の間に、少なくとも一度周回処理を実行し、それぞれのＤフップフロツブ、ｄ＋＋、、−＋ｄａのＱ出力に、非常に良質の、はとんと相関の無い乱数（ｕｎｃｏｒｒｏｌａｔｅｄ）　（ｉｔ　ｉ　＝　１．　２．　、　、　、ｎ）（ＲＮＤヒソｌ−１，ＲＮＤビット２．、、、、ＲＮＤビットｎ）が得られる。１８ビツトＰＮレジスタか使用されている場合は、第一の信号装置」上の高速クロックのクロック周波数はおよそ１ＭＨｚであり、これはＰＮレノスタが毎秒４回周回処理を行うことを意味している。遅延装置ｄ、、、、、、ｄ。（Ｄ）・ノブフロップ）は第２の信号装置２から信号を受信する毎に、乱数を生成する。第２の信号装置から出力される事象は外部に起源を持つため、すなわち外部から入力されるので、乱数発生装置を含むふたつの構成が、同一の乱数を発生する可能性は最小となる。

第２図には、本発明に基づく乱数発生装置を含むシステムの例が示されており、乱数は多くの外部インタフェース、キーボードおよび乱数発生器を具備した、マイクロブロツセッサに供給されている、Ｄバスはデータバスを意味し、Ａバスはアｌ−レスバスを意味する。外部インタフェースおよびキーボードからのＩＲＱ信号（割り込み要求）は、”事象”（ｅｖｅｎｔ）信号を発生し、これは先に説明した通りである。高速クロックは例えば外部発振器、ＯＳＣにより生成される。

もちろん本発明は図に示された実施例に限定されるものではなく、請求の範囲内で自由に変更し得るものである、例えばある種のアプリケーションでは単にひとつの遅延装置とひとつのゲートとのみをそれぞれ有し、ひとつの乱数を得ることも可能であり、一方別のアプリケーションでは複数の並列乱数が必要とされるであろう。更に、ＰＮレジスタは１８ビツトレジスタである必要は無い、といったようなことである。

Claims

【特許請求の範囲】１．第一の信号装置（１）から信号を受信するフィードバックシフトレジスタ（１０）を含む乱数発生装置であって、このフィードバックシフトレジスタ（１０）は、第二の信号装置からクロック信号を受信すると乱数を発生する、少なくともひとつの遅延装置（ｄ１，．．．，ｄｎ）に接続されている、前記乱数発生装置であって、第一の信号装置は高速クロックを含み、フィードバックシフトレジスタ（１０）はひとつの遅延装置／複数の遅延装置（ｄ１，．．．，ｄｎ）に少なくともひとつの論理ゲート（ｇ１，．．．，ｇｎ）に接続され、遅延装置（ひとつ／複数）の出力はさらに前記ゲート（ひとつ／複数）にフィードバックされ、第２の信号装置（２）からのクロック信号が、外部事象により起動されることを特徴とする、前記乱数発生装置。２．請求項第１項記載の装置であって、第二の信号装置（２）からのクロック信号が非同期、外部事象を起源とする事を特徴とする、前記装置。３．請求項第１項記載の乱数発生器であって、フィードバックシフトレジスタ（１０）がいわゆるＰＮレジスタで構成されていることを特徴とする、前記乱数発生装置。４．請求項第３項記載の装置であって、論理ゲート（ｇ１，．．．，ｇｎ）がＸＯＲゲートで構成されていることを特徴とする、前記装置。５．請求項第４項記載の装置であって、遅延装置（ｄ１，．．．，ｄｎ）がＤ型フリップフロップで構成されていることを特徴とする、前記装置。６．先の請求項のいずれかに記載の装置において、ｉ（ｉ＝１，．．．，ｎ）乱数を並列して発生するために、並列接続された複数の遅延装置ｄ１（ｉ＝１，．．，ｎ）を含むことを特徴とする、前記装置。７．請求項第６項記載の装置であって、フィードバックシフトレジスタ（１０）のビット位置のすくなくともいくつかが、各々個別の論理ゲート（ｇ１，．．．，ｇｎ）に接続され、各ゲートの出力が個別のクロック駆動遅延装置（ｄ１，．．．，ｄｎ）に接続され、各遅延装置（ｄ１，．．．，ｄｎ）の出力が更にそれぞれの論理ゲートにフィードバックされ、遅延装置（ｄ１，．．．，ｄｎ）は外部、非同期信号を受信するために第二の信号装置（２）に並列に接続されていることを特徴とする、前記装置。８．請求項第１項から第５項のいずれかに記載の装置において、高速クロック（１）はクロック周波数ｆ１を有し、これは基本的に第二の信号装置（２）のクロック周波数ｆ２より高くし、ＰＮレジスタ（１０）が第二の信号装置（２）からの連続するふたつのクロック信号の間に、少なくとも一度周回処理を行えるようにしていることを特徴とする、前記装置。９．請求項第７項記載の装置であって、高速クロック（１）はクロック周波数ｆ１を有し、これは基本的に第二の信号装置（２）のクロック周波数ｆ２より高くし、ＰＮレジスタ（１０）が第二の信号装置（２）からの連続するふたつのクロック信号の間に、少なくとも一度周回処理を行えるようにしていることを特徴とする、前記装置。１０．請求項第９項記載の装置であって、ＰＮレジスタ（１０）が１８ビットＰＮレジスタであり、クロック周波数、ｆ１、がおよそ１ＭＨｚであることを特徴とする、前記装置。１１．請求項第１項から第５項いずれかひとつに記載の乱数発生装置であって、それがＬＳＩ回路に集積されていることを特徴とする、前記乱数発生装置。１２．請求項第７項記載の乱数発生装置であって、それがＬＳＩ回路に集積されていることを特徴とする、前記乱数発生装置。１３．請求項第５項記載の乱数発生装置であって、遅延装置（ひとつ／複数）（ｄ１，．．．，ｄｎ）がＸＯＲゲート経由でＰＮレジスタ（１０）に接続され、遅延装置（ｄ１，．．．，ｄｎ）の出力が更に、フィードバックループ経由でひとつのＸＯＲゲート（ｇ１，．．．，ｇｎ）に接続され、第二の信号装置が複数の遅延装置に並列にクロック信号を供給することを特徴とする、前記乱数発生装置。１４．請求項第７項記載の乱数発生装置であって、遅延装置（ひとつ／複数）（ｄ１，．．．，ｄｎ）がＸＯＲゲート経由でＰＮレジスタ（１０）に接続され、遅延装置（ｄ１，．．．，ｄｎ）の出力が更に、フィードバックループ経由でひとつのＸＯＲゲート（ｇ１，．．．，ｇｎ）に接続され、第二の信号装置が複数の遅延装置に並列にクロック信号を供給することを特徴とする、前記乱数発生装置。１５．乱数発生方法であって、ひとつの装置で発生される乱数が別の装置によって同時に発生される乱数と独立であり、ＰＮレジスタ（１０）が第一の信号装置（１）からクロック信号を受信し、ＰＮレジスタ（１０）は少なくともひとつの遅延装置（ｄ１，．．．，ｄｎ）、好適にＤフリップフロップ、に接続され、これは第二の信号装置（２）から非同期、外部信号を受信し、ひとつの乱数を発生させる、前記の乱数発生方法であって、遅延装置（ｄ１，．．．，ｄｎ）のデータ入力が、好適にＸＯＲゲートである論理回路（ｇ１，．．．，ｇｎ）経由でＰＮレジスタ（１０）に接続され、遅延装置（ｄ１，．．．，ｄｎ）からの出力は更にＸＯＲゲート（ｇ１，．．．，ｇｎ）にフィードバックされ、そして高速キロック（１）はクロック周波数ｆＩで信号を供給し、この周波数は第二信号装置（２）のクロック周波数より基本的に高く、第二信号装置（２）から遅延装置（ｄ１，．．．，ｄｎ）に並列にクロック信号を供給することを特徴とする、前記乱数発生方法。１６．請求項第１５項記載の方法であって、高速クロック（１）の周波数、ｆ１、は十分に高くＰＮレジスタ（１０）が第二の信号装置（２）から供給される各信号の間に少なくとも一度周回処理を行うことを特徴とする、前記方法。