JPH06509911A - 連続基板タップを備えた対称な多層金属論理アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 連続基板タップを備えた対称な多層金属論理アレイ発明の分野 本発明は、相補型金属酸化膜シリコン（ＣＭＯ３）論理ゲートアレイ、より詳細 には、複数のコアセルを有するＣＭＯ３論理ゲートアレイに関する。

発明の背景 半導体ウェーハ内でＭＯ５ＦＥＴ回路を実施するためには、ＶＬＳＩ集積回路チ ップ内でゲートアレイが用いられる。ＭＯＳゲートアレイは、チャネルによって 分離されたＭＯ３Ｉ−ランジスタのソースとドレンのアレイで構成され、その上 には、チャネルの伝導率、ひいてはトランジスタの状態を制御するためのゲー） ・が形成されている。これらのゲートのアレイ（及びそのソースとドレン）は、 その他の素子を専有するため導電配線に接続された時点でのみ機能可能になる。

一般に、接続は２つの段階で達成される。ＮＡＮＤ、フリップ−フロップ、ＡＤ Ｄ、マルチプレクサ及び計数器などといった単純で頻繁に用いられる論理機能を ゲートアレイ書込みパターンに翻訳するために、マクロセルのライプライリが利 用可能であり、その後、このマクロセルは合わせて接続されてＶＬＳＩチップの 複合論理機能を形成する。

設計」−は２段階があるものの、この２つの段階を達成するための実際のメタラ イゼーションはできるがぎり少ない層、好ましくは２層でレイアウトされ、その ため、単一のマクロセルを実施するための金属及びマクロセルを互いに接続する ための金属は同じメタライゼーション層内にある。従って、金属層内の１つのエ リアがマクロセル内の点を接続するために使用される場合、マクロセルを互いに 接続するためにこれを利用することはできない。

これまで、半導体領域の大きな部分全体を通して同一の構造単位又はコアセルが 反復されるゲートアレイによって提供される柔軟性を保持すると同時に、半導体 材料のより小さな領域上で複合論理演算を実行することに多大な関心が寄せられ てきた。１つのゲートアレイ構造は、一般に、１つの標準製品として製造可能な 数多くの活性エリアのベースアレイで構成され、その上に望ましい論理構造の形 に活性エリアを相互接続するための単数又は複数の「パーソナリティ層］が形成 されている。

パーソナリティ層は、完成したアレイにより実行されるべき単数又は複数の機能 を反映している。パーソナリティ層を適切に設計することによって数多くの異な る機能を実行するのに１つの所定のベースアレイを使用することが可能である。

このようにしてゲートアレイは、同じベースアレイを用いて数多くの異なる論理 機能を実行できるようにする。ペースアレイセルの幾何形状は、最大の密度及び 性能を有する最終製品を得るため、後のメタライゼーションを使用する設計者の 能力に影響を及ぼす。

ＣＭＯ３論理アレイの１つの先行技術に基づくレイアウトでは、活性エリアのコ ラム対の間に位置づけされた専用ルーティングチャネルを必要とした０通常、各 ルーティングチャネルは、コラム対の間に形成された酸化物絶縁領域の上に走行 する固定数のリード線のための空間すなわちルーティングトラックを収納してい る。１つの基板レイアウト内で多数の機能を実行する上での標準化及び柔軟性を 促進するためには、一般に、アレイ内の各々のルーティングチャネルに対し同数 のルーティングトラックが割当てられる。

このタイプの従来のアレイに対する改良については、ＬＳＩ　ロジックコーポレ イションに譲渡された「２重金属ＨＣＭＯ５圧縮アレイ」という名称の米国特許 第４，８８４，１１８号に示されている。この実施態様においては、いかなる介 入領域も金属ルーティングのために割当てられていない状態で交互の電気伝導度 タイプの隣接するコラムに活性エリアが配置されている。交互の伝導度タイプの コラムの設置により、ｐ型頭域が回路の必要性に応じてデバイスの右又は左側の いずれかにあるＣＭＯ３型のデバイスを形成することが可能となる。

このように、ＣＭＯ３回路の利用分野においては、ルーティングチャネルを最も 効率良く設置できるようにするために、いくらかの基板エリアを未使用の状態に 残さなくてはならない場合、ｎ型又はｐ型のいずれかが利用可能な次のコラムか ら次のＣＭＯＳデバイスが開始される可能性があるため、全体のレイアウト内で 無駄にされる基板領域はより少なくする必要がある。

この先行技術に基づく方法では、単一コラムの増分をルーティングに専用のもの とすることによって回路設計をより柔軟に行うことができる。しかしながら、こ のコアアレイ設計では、り１称的なアレイ、すなわちｎチャネルに隣接して存在 するｎチャネルを必要とする、という欠点を有する。この欠点は、それ自体いく つかの形で現われる。」二連の特許に記載されている先行技術の構造を用いたゲ ー）・アレイは、活性エリアの間の基板タップの接続に専用の少なくとも１つの 接点を必要とする。

活性領域の交互性に加え、パーソナリティ層を具備することにより上述の特許に 記載の望ましい論理構造を提供する場合、集積回路内に配線の広範なルーティン グが必要となる可能性が明らかに存在する。

上述の特許に記載されているタイプの論理アレイは、間に２つの基板タップを含 む８個のトランジスタのコアセルを有する１通常、上述の特許に記載されている 従来のセルは、−側にｐ型トランジスタの第１の対を備え、第２の側にｐ型トラ ンジスタの第２の対を備え、それらの間に基板タップを備える活性エリアを示し ている。この従来のセルは、−側にｎ型トランジスタの第１の対、第２の側にｎ 型１〜ランジスタの第２の対及びそれらの間に基板タップを備える第２の活性エ リアを含んでいる。基板タップは、Ｐチャネル及びＮチャネル基板に電圧ポテン シャルを与える。

基板タップがｐ型又はｎ型トランジスタの間にあることの欠点は、ゲート密度（ すなわち平方ｍｍあたりのゲート数）である。基板タップとトランジスタ拡散と の間の拡散間隔は、ポリシリコンのものよりも大きい。第２に、交互の構成は、 レイアウトが複合バス構造である場合、ランダムアクセスメモリ（ＲＡＭ）又は リードオンリーメモリ　（ＲＯＭ）の実施においてチップレベルでの効果が無い 。

このタイプのセルは、通常、ゲートアレイアーキテクチャを提供するため多数の 活性エリアコラムを提供するのに利用される。このセルは、同じ伝導度タイプの コラムの間で接続を行なわなくてはならない場合、コラムの飛越しを必要とする というもう１つの欠点を有する０例えば、１つのセルを形成するのに２つのｎチ ャネルと１つのｎチャネルが用いられる場合（すなわちｐ−ｐ−ｎ）、ｎチャネ ルはｎチャネルの半分の速度を有し、２つのｎチャネルはより平衡のとれた伝播 遅延を与えることになる。このことにより、これらの接続のルーティングが著し く複雑になる。最後に、コラムの交互性及び基板タップの位置（トランジスタ間 ）のため、電圧ポテンシャルライン及びその他の金属接続のルーティングもかな り複雑なものとなる。

本発明は、公知のゲートアレイセルにおける上述の問題を解消する。さらに本発 明のゲートアレイ幾何形状は、シリコン領域の無駄を最小限におさえながら最適 な回路レイアウトを提供し、また、所望の論理設計のために必要とされるパーソ ナリティ層の効率の良い実施をも提供する。

発明の概要 ４トランジスタ型基本コアセルを含む新規のゲートアレイが提供されている。

このアレイは、既知のゲートアレイ構造よりもさらに対称な設計を可能にする。

４トランジスタ型コアセルは、従来において示されていたようにトランジスタの 間ではなくむしろその外側に基板タップを置くことにより達成される。

対称な設計は、コラムの形にコアセルを形成し、トランジスタ対のコラムをミラ ー反転することによって達成される。ミラー反転とは、第１のコラム対がｎチャ ネルとｎチャネルを含む場合、隣接するコラム対がｎチャネル及びｎチャネルコ ラムをこの順で含む、ということを意味している。このようにして、隣接するコ ラムは基板タップのための電力供給ラインを占有することができる。

さらに、全ての基板タップはセルの外側に整列させられていることから、接点の １つ（第２の金属層トランク内）をゲートアレイ構造内の基板タップ及び対応す る電源を接続するための専用のものとする必要性は無いため、接点の数は活性領 域−Ｌで１つ分減らすことができる。基板タップは、チップレベルにおける連続 した拡散ストリップであるため、従来のセルに比べて優れた電気特性も有してい る。

最後に、このタイプのゲートアレイ構造を用いると、公知のゲートアレイを利用 した場合に比べて、（・を加的なルーティング層によって、使用可能な高いゲー ト密度を期待することができる。上述の改良は、セルの対称性が増大したことに よって得られる。

図面の簡単な説明 図１はグー１−アレイのための従来のコアセルの概略図である。

図２は図１のコアセルを用いた従来のゲートアレイアーキテクチャである。

図３は本発明に従ったコアセルの概略図である。

図４は本発明に従った図３のコアセルを利用したゲートアレイアーキテクチャで ある。

詳細な説明 本発明は、ゲートアレイ技術における改良に関する。以下の記載は、当業者が本 発明を実施及び使用することができるようにするためのものであり、特許出願の 本文及びその必要条件を備える。当業者であれば、この好ましい実施態様に対す るさまざまな変更が直ちに明らかとなるものと思われ、ここに規定されている包 括的な原理をその他の実施態様に応用することも可能である。従って、本発明は 、ここで示されている実施態様に制限されるべきものではなく、ここに記す原理 及び特徴と矛盾しない最も広い範囲が許容されるべきものである。

図１は、８個のトランジスタを含む４つの活性エリア及び活性エリアのためのパ ｌ随１ど〕基板々ノフを１．′ｆ細に示している。２０により境界を示された領 域には、２つのｐ型トランジスタ１２ａ及び１２ｂを含む活性エリアがある。３ ０で境界を示された領域内には、ｐ型トランジスタ１２ｃ及び１２ｄを含む活性 エリアがある。

ブロック４０で境界を示された領域内には、ｎ型トランジスタ１４ａ及び１４ｂ を含む活性エリアがある。５０で境界を示された領域内には、ｎ型トランジスタ １４ｃ及び１４ｄを含む活性エリアがある。

トランジスタ１２ａ−１２ｄ及び１４ａ−１４ｄの各々は、その間の電流を制御 するためのソース、ドレン及びゲート領域を含んでいる。同様に、活性エリア２ ０及び３０の間には基板タップ１６が、また、活性エリア４０及び５０の間には 基板タップ１８がある。これらの基板タップ１６及び１８は、それぞれトランジ スタ１２ａ−ｄ及び１４ａ−ｄに対して電圧バイアスを提供するために利用され る。基板タップ１６及び１８は、それが対応するコラムと反対の材料でドーピン グされるということが知られている。このタイプのセルにおいては、基板タップ と第１の金属層電源バスとの間に適切な電気的接触を提供するため、それぞれ基 板タップ１６及び１８の各々の上で４つの接点３２．３４が利用される。

この配置においては、基板タップ１６．１８が活性エリア内に位置づけられてい ることから、活性エリア２０．３０及び４０．５０の間には幾分かの対称性が存 在するとしても、論理回路を設計するために隣接するトランジスタが使用される 場合、対称性が失われる。その上、このセルでは、接点３２．３４の１つをタン プと７１８バスとの電気的接触を可能にするための専用のものにする必要がある 。

この共通接点３２．３４は、電圧ポテンシャルが全てのタップ１６．１８につい て同じであるようにされている。

このセルが有する。さほど明らかではない他の欠点は、基板タップの位置によっ て生み出される非対称性である。例えば、マクロセルが奇数のゲート（各ゲート は２ｎ及び２ｐのトランジスタを含む）を使用する場合、このセルには２つのバ ージョンが考えられる。例えば、マクロセルの左側に基板タップを備えたもの及 び右側に配置された基板タップを備えるバージョンである。これらの追加バージ ョンを有するという要件のためには、セルライブラリがさらに大きいことが必要 となる。従って、ライブラリを維持するためにはさらに多くの努力が必要となる 。

ここで図２を参照すると、図１の複数のセル１０を利用するゲートアレイアーキ テクチャ５０の概略図が示されている。アーキテクチャ５０は、複数の交互のｐ −チャネル活性エリア５２及びｎ型活性エリア５４を含んでいる。これらの領域 の各々は、図１の先行技術において示したコアセル１０から成る。このアーキテ クチャにおいて、ｎチャネル及びｐチャネルの活性エリアは交互に配置されて先 行技術のゲートアレイ構造５０を形成している。前述のように、このタイプの配 置には、基板タップ１６．１８の配置によるゲート密度の問題がある。

このタイプのアーキテクチャでは、より平衡のとれた遅延特性を得るため２つの 異なるｐチャネル活性エリアを接続する必要がある場合に、往々にして、活性エ リアの交互性によって領域をスキップすることが必要になりやすく、又、いくつ かのｎチャネルデバイスが使用されないことによって、レイアウトの効率が低く なりやすい。このタイプの配置を用いて相互接続を行なう場合、書き込みパター ンはかなり低効率のものとなる。これらの問題点が総合されることにより、ゲー トアレイアーキテクチャのためのパーソナリティ層を設計する際において、ゲー トアレイ回路のサイズが著しく増大させられる。

本発明は、コアセルをより対称性の高いユニットに変更することによりこれらの 問題を解消する。ここで図３を参照すると、図１に示すセル１０よりさらに対称 なゲートアレイコアセル１００が示されている。この実施例においては、ゲート アレイコアセル１００は、図１の従来構造において必要とされる８個ではなく４ 個のトランジスタ１２０ａ−ｂ及び１４０ａ−ｂを含んでいる。

この実施例において、２００で境界を示された領域は、２つのｐ型トランジスタ １２０ａ−１２０ｂを含む活性エリアである。３００で境界を示された領域は、 ２つのｎ型トランジスタ１４０ａ−ｂを含む活性エリアである。トランジスタ１ ２０ａ−ｂ及び１４０ａ−ｂは各々、それらの間の電流を制御するためのソース 、ドレン及びゲート領域を含んでいる。本発明においては、基板タップ１６０ａ −ｂはそれらに対応するトランジスタ剤に隣接して配置されている。

ここでは、基板タップ１６ｔ〕ａ−ｂは図１の従来のセルの場合のようにコアセ ルのルーティング領域の一部を成していない、タップ１６０ａ−ｂはルーティン グ領域の外側にあることから、基板タップを接続する電源ラインは基板タップの 上面に延びる。ここでこの実施例においては、従来のセルに必要とされる４つの 接点とは異なり、３つの接点が必要とされるのみである。さらに、このタイプの コアセルの使用を通して、二重構造の金属ゲートアレイでこれを利用する場合に いくつかの別の利点を得ることができる。

図４を参照すると、ここで示されているのは、図３のセル１００を利用したゲー トアレイアーキテクチャ３００である。このタイプのアーキテクチャ３００は、 従来のアーキテクチャに比べいくつかの利点を有している。第１の利点は、セル １００内のトランジスタの数が減っていることから、従来のアーキテクチャ５０ に比べて対称性の度合が強いということにある。さらに、基板タップはトランジ スタ対の間ではなくこれに隣接していることから、従来技術に付随するルーティ ングの問題は実際上無くなる。

さらに、このゲートアレイアーキテクチャ３００から導かれる利点がある。明ら かにこのアーキテクチャは、ｐチャネルコラム３０２の長さに沿って延びる基板 タップ３０４のストリップと、第１のｐチャネルコラム３０２とを含んでいる。

基板タップ３０４は、ｐチャネルコラム３０２の長さに沿って走行しているため 、タップ３０４は従来において開示されているタップに比べてさらに優れた電気 特性を有する。ｐチャネルカラム３０２の他側には、ｎチャネルコラム３０６が ある。ｎチャネルコラム３０６に隣接し、ｎチャネルコラム３０Ｂの長さに沿っ て延びる基板タップの別のストリップ３０８がある。ｐチャネルコラム３０２及 びｎチャネルコラム３０６は第１のトランジスタコラム対を含む。

基板タップのストリップ３０８に隣接してｎチャネルコラム３１０がある。ｎチ ャネルコラム３１０に隣接してｎチャネルコラム３１２がある。ｎチャネルコラ ム３１２の長さに沿って延び、このコラムに隣接しているのは、基板タップの別 のストリップ３１４である。ｎチャネルコラム３１０及びｎチャネルコラム３１ ２は、第２のトランジスタコラム対を含んでいる。４つのコラムが示されている のみであるが、何本のコラムがあってもよく、どのようなコラム類にあってもよ いこと、また、それが本発明の精神及び範囲内に入ることは、容易に理解できよ う。

また、容易に明らかなように、従来技術において示された交互配置に代わって、 ｎ−ｐチャネルコラムの対が隣接するｐ−ｎコラム対とミラー反転されている。

このミラー配置は２つの利点を提供する。まず第１に電源ラインは、活性エリア の長さに沿って延びる基板タップ詳の上で活性エリアの外側にルーティングされ る。したがって、従来技術において周知のコアセル内に基板タップがあることに 付随するルーティングの問題は回避される。

本発明の更なる利点は、このミラー配置を通して、共通のコラムが基板タップを 占有することができることにある。例えば、この実施例においては、２つのｎチ ャネルコラム３０６及び３１０が、基板タップ３０８を占有することができる。

ミラー配置はさらに、ゲートアレイのためのパーソナリティ層を提供する際に、 ルーティングの回能性を低減することになる。

このタイプのアーキテクチャのその他の利点は、ｎ−ｐコラム対のミラー反転が 同−タ、ｒブの隣接する領域間の直接的接続を可能にするということにある。こ こでは、従来のアーキテクチャと異なり、本発明のアーキテクチャ３００は、共 通の活性エリアをＷ１９Ｊる接続を行なう際の複雑なルーティング設計の必要性 を低減する。

本発明は図３及び図４に示す実施例に従って記載されているが、当業者であれば 、この実施例の変形例も存在しうろこと、そして、それらの変形例が本発明の精 神及び範囲内に入るものであることを認識できよう。したがって、本発明の精神 及び範囲から逸脱することなく、当業者は数多くの変更を加えることができ、本 発明の範囲は添付のクレームによってのみ規定される。

図４　新夫先与７−キテフ千ヤ

Claims (5)

【特許請求の範囲】
1. １．第１の伝導度タイプの半導体材料からなる複数のコラム及び第２の伝導度タ イプの半導体材料からなる複数のコラムが配置され、第１及び第２の複数のコラ ムのうちの１つを互いに隣接した状態で有し、隣のコラム対のうちの最初のコラ ムの伝導度が第１のコラム対のうちの最後のコラムと同じになるように隣のコラ ム対をミラー反転させている半導体基板と、導電性材料が連結可能な前記コラム 内に形成され、それにより活性領域を形成する活性エリアと、 一対のコラムにそれそれ対応するとともにコラムに隣接し、導電性材料を連結可 能であるとともに前記コラムとは反対の伝導度を有し、対応するコラムとは反対 の材料でドーピングされ、よってコラムの電流及び電圧特性を制御し得るように 、前記コラムの外側に形成されたタップ領域とを備え、 １つのコラムに隣接する活性エリア及びタップ領域が、隣接する複数のセルを形 成するように配置され、各々のセルは、対応するタップ領域が隣接して位置する 第１の活性エリアと第２の活性エリアとから成り、コラム対は共通の伝導度のコ ラムがタップ領域を占有できるように配置されている集積回路ゲートアレイ構造 。
2. ２．ゲートアレイ構造のコアセルは、 第１の伝導度タイプの第１のトランジスタ対と、第２の伝導度タイプの第２のト ランジスタ対と、第１又は第２のトランジスタ対のいずれかに隣接して配置され た基板タップとを含む請求項１に記載の集積回路ゲートアレイ構造。
3. ３．タップ領域はコラム対の長さに沿って延びる基板タップのストリップを含む 請求項１に記載のゲートアレイ構造。
4. ４．ｎ−チャネル半導体材料からなる複数のコラム及びｐ−チャネル半導体材料 からなる複数のコラムが配置され、複数のｐ−チャネルコラムのうちの一つがｎ 一チャネルコラムに隣接して第１のコラム対を形成し、さらに隣のコラム対のう ちの最初のコラムの伝導度が第１のコラム対のうちの最後のコラムと同じになる ように隣のコラム対が第１のコラム対をミラー反転させている半導体基板と、導 電性材料が連結可能な前記コラム内に形成され、それにより活性領域を形成する 活性エリアと、 一対のコラムにそれぞれ対応するとともにコラムに隣接し、導電性材料を連結可 能であるとともに前記コラムとは反対の伝導度を有し、対応するコラムとは反対 の材料で強くドーピングされ、よってコラムの電流及び電圧特性を制御し得るよ うに、前記コラム対の外側に形成されたタップ領域とを備え、 １つのコラムに隣接する活性エリア及びタップ領域が、隣接する複数のセルを形 成するように配置され、各々のセルは、対応するタップ領域が隣接して位置する 第１の活性エリアと第２の活性エリアとから成り、コラム対は共通の伝導度のコ ラムがタップ領域を占有できるように配置されている集積回路ゲートアレイ構造 。
5. ５．タップ傾城がコラム対の長さに沿って延びる基板タップのストリップを含む 請求項４に記載のゲートアレイ構造。