JPH0651024A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH0651024A JPH0651024A JP4225175A JP22517592A JPH0651024A JP H0651024 A JPH0651024 A JP H0651024A JP 4225175 A JP4225175 A JP 4225175A JP 22517592 A JP22517592 A JP 22517592A JP H0651024 A JPH0651024 A JP H0651024A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control signal
- delay
- selector control
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000003252 repetitive effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 テスト回路に設けてられて異なる遅延時間の
遅延回路を選択するためのセレクタ制御信号の入力端子
を不要にして回路の小規模化を可能にする。 【構成】 入力端子１００に接続された互いに遅延時間
の異なる第１及び第２の遅延回路１，２と、入力端子に
入力された信号に基づいてセレクタ制御信号を発生する
セレクタ制御信号発生回路３と、セレクタ制御信号に基
づいて第１及び第２の遅延回路１，２の出力を選択して
出力端子１０１に出力するセレクタ回路４とを備える。
セレクタ制御信号は入力端子に入力される信号に基づい
て発生させるため、セレクタ制御信号を入力させるため
の端子を不要とし、回路の小規模化を可能とする。
遅延回路を選択するためのセレクタ制御信号の入力端子
を不要にして回路の小規模化を可能にする。 【構成】 入力端子１００に接続された互いに遅延時間
の異なる第１及び第２の遅延回路１，２と、入力端子に
入力された信号に基づいてセレクタ制御信号を発生する
セレクタ制御信号発生回路３と、セレクタ制御信号に基
づいて第１及び第２の遅延回路１，２の出力を選択して
出力端子１０１に出力するセレクタ回路４とを備える。
セレクタ制御信号は入力端子に入力される信号に基づい
て発生させるため、セレクタ制御信号を入力させるため
の端子を不要とし、回路の小規模化を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路のテスト
回路に関し、特に高速動作するディジタルのテスト回路
に関する。
回路に関し、特に高速動作するディジタルのテスト回路
に関する。
【０００２】
【従来の技術】半導体集積回路の微細化に伴い半導体集
積回路の高速動作化も進んでいる。しかし、半導体集積
回路の特性をテストする半導体テストシステムの高速化
も進んではいるものの、ＥＣＬＩＣや高速ＭＯＳディジ
タルＬＳＩには半導体テストシステムのテスト速度以上
のものがあり、低速の半導体テストシステムで高速動作
を補償することが必要となっている。低速半導体テスト
システムで高速動作を補償するための回路として図４に
示すようなテスト回路がある。図４の回路は、入力端子
１００に入力バッファ５０を介して遅延時間の異なる２
つの遅延回路１，２が接続され、これら遅延回路１，２
の出力がセレクト回路４に接続され、セレクタ回路４の
出力が出力バッファ５１を介して出力端子１０１に接続
される。また、セレクタ回路４を制御するためのセレク
タ制御信号が入力端子１０２から入力バッファ５２を介
してセレクタ回路４に入力される構成となっている。
積回路の高速動作化も進んでいる。しかし、半導体集積
回路の特性をテストする半導体テストシステムの高速化
も進んではいるものの、ＥＣＬＩＣや高速ＭＯＳディジ
タルＬＳＩには半導体テストシステムのテスト速度以上
のものがあり、低速の半導体テストシステムで高速動作
を補償することが必要となっている。低速半導体テスト
システムで高速動作を補償するための回路として図４に
示すようなテスト回路がある。図４の回路は、入力端子
１００に入力バッファ５０を介して遅延時間の異なる２
つの遅延回路１，２が接続され、これら遅延回路１，２
の出力がセレクト回路４に接続され、セレクタ回路４の
出力が出力バッファ５１を介して出力端子１０１に接続
される。また、セレクタ回路４を制御するためのセレク
タ制御信号が入力端子１０２から入力バッファ５２を介
してセレクタ回路４に入力される構成となっている。
【０００３】この回路の動作原理は、まずセレクタ制御
信号入力端子１０２からのセレクタ制御信号により、入
力端子１００からの信号が遅延回路１を通して出力端子
１０１に出力されるように設定しておき、入力端子１０
０から入力した信号の遅延時間を測定する。測定した結
果は、遅延回路１の遅延時間をt pdcir1，入力バッファ
５０の遅延時間と出力バッファ５１の遅延時間をそれぞ
れｔpdinbuf , t pdoutbuf、入力信号を発生するテスタ
の端子と出力信号を受け論理値“１”、論理値“０”を
判定するテスタの端子のスキューをt skewとし、さらに
測定誤差をΔtpd1 とすると、 Ｔpd1 ＝ｔpdcir1＋ｔpdinbuf ＋t pdoutbuf＋t skew＋Δt pd1 となる。
信号入力端子１０２からのセレクタ制御信号により、入
力端子１００からの信号が遅延回路１を通して出力端子
１０１に出力されるように設定しておき、入力端子１０
０から入力した信号の遅延時間を測定する。測定した結
果は、遅延回路１の遅延時間をt pdcir1，入力バッファ
５０の遅延時間と出力バッファ５１の遅延時間をそれぞ
れｔpdinbuf , t pdoutbuf、入力信号を発生するテスタ
の端子と出力信号を受け論理値“１”、論理値“０”を
判定するテスタの端子のスキューをt skewとし、さらに
測定誤差をΔtpd1 とすると、 Ｔpd1 ＝ｔpdcir1＋ｔpdinbuf ＋t pdoutbuf＋t skew＋Δt pd1 となる。
【０００４】次にセレクタ制御信号により遅延回路２を
介した信号が出力端子１０１に出力されるように信号を
入力し、入力端子１００から入力した信号の遅延時間を
測定する。測定した結果は、遅延回路２の遅延時間をt
pdcir2、測定誤差をΔt pd2とすると遅延回路１が選択
されていたときと同様に、 ｔpd2 ＝ｔpdcir2＋ｔpdinbuf ＋t pdoutbuf＋t skew＋Δt pd2 となる。
介した信号が出力端子１０１に出力されるように信号を
入力し、入力端子１００から入力した信号の遅延時間を
測定する。測定した結果は、遅延回路２の遅延時間をt
pdcir2、測定誤差をΔt pd2とすると遅延回路１が選択
されていたときと同様に、 ｔpd2 ＝ｔpdcir2＋ｔpdinbuf ＋t pdoutbuf＋t skew＋Δt pd2 となる。
【０００５】そして遅延回路１の測定遅延時間と遅延回
路２の測定遅延時間の差をとると、 Δｔpd＝ｔpdcir1＋ｔpdcir2＋（Δt pd1 ＋Δt pd1 ） となり、テスタのピン間スキューの入出力バッファの遅
延時間の差を含まず、各遅延回路の遅延時間差にテスタ
の測定誤差を含むだけの制度よい値が得られる。遅延時
間差を測定誤差が無視できるよう大きく設定すると、測
定遅延時間差はそのまま遅延時間差とすることができ、
設計値と比較することにより、半導体集積回路の特性を
正確にテストすることができる。
路２の測定遅延時間の差をとると、 Δｔpd＝ｔpdcir1＋ｔpdcir2＋（Δt pd1 ＋Δt pd1 ） となり、テスタのピン間スキューの入出力バッファの遅
延時間の差を含まず、各遅延回路の遅延時間差にテスタ
の測定誤差を含むだけの制度よい値が得られる。遅延時
間差を測定誤差が無視できるよう大きく設定すると、測
定遅延時間差はそのまま遅延時間差とすることができ、
設計値と比較することにより、半導体集積回路の特性を
正確にテストすることができる。
【０００６】
【発明が解決しようとする課題】このようなテスト回路
では、半導体集積回路をテストするために入力端子と出
力端子の他に、セレクタ制御信号を入力させるためのセ
レクタ制御信号入力端子が必要となり、構成が複雑化す
るという問題がある。本発明の目的は、セレクタ制御信
号の入力端子を不要にして回路の小規模化を可能にした
テスト回路を提供することにある。
では、半導体集積回路をテストするために入力端子と出
力端子の他に、セレクタ制御信号を入力させるためのセ
レクタ制御信号入力端子が必要となり、構成が複雑化す
るという問題がある。本発明の目的は、セレクタ制御信
号の入力端子を不要にして回路の小規模化を可能にした
テスト回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、入力端子に接
続された互いに遅延時間の異なる第１及び第２の遅延回
路と、入力端子に入力された信号に基づいてセレクタ制
御信号を発生するセレクタ制御信号発生回路と、セレク
タ制御信号に基づいて前記第１及び第２の遅延回路の出
力を選択して出力端子に出力するセレクタ回路とを備え
る。
続された互いに遅延時間の異なる第１及び第２の遅延回
路と、入力端子に入力された信号に基づいてセレクタ制
御信号を発生するセレクタ制御信号発生回路と、セレク
タ制御信号に基づいて前記第１及び第２の遅延回路の出
力を選択して出力端子に出力するセレクタ回路とを備え
る。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。入力端子
１００に入力バッファ５０を介して遅延回路１と遅延回
路２が接続され、これら遅延回路１と遅延回路２の出力
はセレクタ回路４及び出力バッファ５１を介して出力端
子１０１に接続される。このセレクタ回路４には、セレ
クタ制御信号発生回路３の出力が入力される。このセレ
クタ制御信号発生回路３は、セレクタ回路を制御する信
号を一定時間後に自動反転する回路である。前記遅延回
路１は、ここでは１０個のインバータ回路１１が直列に
接続され、前記遅延回路２は２０個のインバータ回路２
１が直列に接続されている。また、セレクタ制御信号発
生回路３は、２個のトグルフリップフロップ３１による
４進トグルカウンタ回路として構成される。更に、セレ
クタ回路４はインバータ回路４１と、３個のＮＡＮＤ回
路４２〜４４とで構成されている。
る。図１は本発明の一実施例の回路図である。入力端子
１００に入力バッファ５０を介して遅延回路１と遅延回
路２が接続され、これら遅延回路１と遅延回路２の出力
はセレクタ回路４及び出力バッファ５１を介して出力端
子１０１に接続される。このセレクタ回路４には、セレ
クタ制御信号発生回路３の出力が入力される。このセレ
クタ制御信号発生回路３は、セレクタ回路を制御する信
号を一定時間後に自動反転する回路である。前記遅延回
路１は、ここでは１０個のインバータ回路１１が直列に
接続され、前記遅延回路２は２０個のインバータ回路２
１が直列に接続されている。また、セレクタ制御信号発
生回路３は、２個のトグルフリップフロップ３１による
４進トグルカウンタ回路として構成される。更に、セレ
クタ回路４はインバータ回路４１と、３個のＮＡＮＤ回
路４２〜４４とで構成されている。
【０００９】次に動作について説明する。図２は本回路
の動作を表す信号波形図である。入力端子に図２（ａ）
のような繰返し信号を入力する。（ｂ），（ｃ）はそれ
ぞれ遅延回路１，２の出力波形で、４進カウンタの出力
信号は（ｄ）のように時刻０で論理値“１”になり、そ
の後２Ｔ周期で論理値“０”、論理値“１”を繰り返
す。そして、（ｅ）のように、４進カウンタの出力が論
理値“０”のときはセレクタ回路４は遅延回路１の出力
を選択して出力し、論理値“１”のときは遅延回路２の
出力を選択して出力する。
の動作を表す信号波形図である。入力端子に図２（ａ）
のような繰返し信号を入力する。（ｂ），（ｃ）はそれ
ぞれ遅延回路１，２の出力波形で、４進カウンタの出力
信号は（ｄ）のように時刻０で論理値“１”になり、そ
の後２Ｔ周期で論理値“０”、論理値“１”を繰り返
す。そして、（ｅ）のように、４進カウンタの出力が論
理値“０”のときはセレクタ回路４は遅延回路１の出力
を選択して出力し、論理値“１”のときは遅延回路２の
出力を選択して出力する。
【００１０】そこで、遅延回路１が選択されている時刻
２Ｔから４Ｔまでの間に遅延回路１の遅延時間を測定
し、遅延回路２が選択されている時刻０から２Ｔまでの
間に遅延回路２の遅延時間を測定することができる。測
定される遅延時間は遅延回路１，２とも従来例と同様で
それぞれ、 Ｔpd1 ＝ｔpdcir1＋ｔpdinbuf ＋t pdoutbuf＋t skew＋Δt pd1 ｔpd2 ＝ｔpdcir2＋ｔpdinbuf ＋t pdoutbuf＋t skew＋Δt pd2 となり、遅延回路１，２の遅延時間は、インバータ回路
１１，２１の各 １個の遅延時間をＴpdinv とすると、 ｔpdcir1＝１０×Ｔpdinv ｔpdcir2＝２０×Ｔpdinv となり、遅延回路１，２の遅延時間差は、 Δｔpd＝ｔpdcir1−ｔpdcir2＋（Δｔpd1 −Δｔpd2 ） ＝１０×Ｔpdinv ＋（Δｔpd1 −Δｔpd2 ） となる。これを設計値と比較することにより精度良くテ
ストすることができる。
２Ｔから４Ｔまでの間に遅延回路１の遅延時間を測定
し、遅延回路２が選択されている時刻０から２Ｔまでの
間に遅延回路２の遅延時間を測定することができる。測
定される遅延時間は遅延回路１，２とも従来例と同様で
それぞれ、 Ｔpd1 ＝ｔpdcir1＋ｔpdinbuf ＋t pdoutbuf＋t skew＋Δt pd1 ｔpd2 ＝ｔpdcir2＋ｔpdinbuf ＋t pdoutbuf＋t skew＋Δt pd2 となり、遅延回路１，２の遅延時間は、インバータ回路
１１，２１の各 １個の遅延時間をＴpdinv とすると、 ｔpdcir1＝１０×Ｔpdinv ｔpdcir2＝２０×Ｔpdinv となり、遅延回路１，２の遅延時間差は、 Δｔpd＝ｔpdcir1−ｔpdcir2＋（Δｔpd1 −Δｔpd2 ） ＝１０×Ｔpdinv ＋（Δｔpd1 −Δｔpd2 ） となる。これを設計値と比較することにより精度良くテ
ストすることができる。
【００１１】図３は本発明の第２実施例である。この実
施例は、第１実施例と同様の遅延回路１及び遅延回路２
と、セレクタ回路４とを備えているが、セレクタ制御信
号発生回路３Ａが第１実施例とは相違している。即ち、
このセレクタ制御信号発生回路３Ａは、抵抗３２と容量
３３で構成されるローパスフィルタとインバータ回路３
４から構成される。そして、入力信号はローパスフィル
タに入力され、このローパスフィルタの出力がインバー
タ回路１４に入力されインバータ回路１４の出力をセレ
クタ回路４に入力している。
施例は、第１実施例と同様の遅延回路１及び遅延回路２
と、セレクタ回路４とを備えているが、セレクタ制御信
号発生回路３Ａが第１実施例とは相違している。即ち、
このセレクタ制御信号発生回路３Ａは、抵抗３２と容量
３３で構成されるローパスフィルタとインバータ回路３
４から構成される。そして、入力信号はローパスフィル
タに入力され、このローパスフィルタの出力がインバー
タ回路１４に入力されインバータ回路１４の出力をセレ
クタ回路４に入力している。
【００１２】この回路では、入力端子１００に繰り返し
信号を入力すると、ローパスフィルタの出力信号はロー
パスフィルタの時定数を入力信号の繰り返し周波数に対
して充分大きくすることにより０Ｖから徐々に増加し、
電源電圧をＶDDとすると、最終的にはＶDD／２となる。
次にインバータ回路３４の論理閾値を０ＶとＶDD／２の
中間、例えばＶDD／４となるように設計しておくと、ロ
ーパスフィルタの出力がインバータ回路３４の論理閾値
を越えた時点でインバータ回路３４の出力はＶDDから０
Ｖとなり、セレクタ制御信号が反転する。セレクタ制御
信号がＶDDのときは出力端子１０１に遅延回路２を介し
た信号が出力され、０Ｖのときは遅延回路１を介した信
号が出力され、遅延回路１，２の遅延時間を測定するこ
とができ、従来例と同様に各々の遅延時間の測定後に差
を取ることにより精度良くテストすることができる。
信号を入力すると、ローパスフィルタの出力信号はロー
パスフィルタの時定数を入力信号の繰り返し周波数に対
して充分大きくすることにより０Ｖから徐々に増加し、
電源電圧をＶDDとすると、最終的にはＶDD／２となる。
次にインバータ回路３４の論理閾値を０ＶとＶDD／２の
中間、例えばＶDD／４となるように設計しておくと、ロ
ーパスフィルタの出力がインバータ回路３４の論理閾値
を越えた時点でインバータ回路３４の出力はＶDDから０
Ｖとなり、セレクタ制御信号が反転する。セレクタ制御
信号がＶDDのときは出力端子１０１に遅延回路２を介し
た信号が出力され、０Ｖのときは遅延回路１を介した信
号が出力され、遅延回路１，２の遅延時間を測定するこ
とができ、従来例と同様に各々の遅延時間の測定後に差
を取ることにより精度良くテストすることができる。
【００１３】
【発明の効果】以上説明したように本発明は、入力端子
に入力された信号に基づいてセレクタ制御信号発生回路
でセレクタ制御信号を発生させ、このセレクタ制御信号
に基づいて遅延時間が異なる第１及び第２の遅延回路の
出力を選択して出力端子に出力させるので、セレクタ制
御信号を入力させるために独立した端子が不要となり、
テスト回路の小規模化が実現できる効果がある。
に入力された信号に基づいてセレクタ制御信号発生回路
でセレクタ制御信号を発生させ、このセレクタ制御信号
に基づいて遅延時間が異なる第１及び第２の遅延回路の
出力を選択して出力端子に出力させるので、セレクタ制
御信号を入力させるために独立した端子が不要となり、
テスト回路の小規模化が実現できる効果がある。
【図１】本発明の第１実施例のブロック回路図である。
【図２】第１実施例の動作を説明するための信号波形図
である。
である。
【図３】本発明の第２実施例のブロック回路図である。
【図４】従来のテスト回路の一例のブロック回路図であ
る。
る。
１，２ 遅延回路 ３，３Ａ セレクタ制御信号発生回路 ４ セレクタ回路 １１，２１ インバータ回路 ３１ カウンタ ３２，３３ ローパスフィルタ ３４ インバータ回路
Claims (1)
- 【請求項１】 入力端子に接続された互いに遅延時間の
異なる第１及び第２の遅延回路と、前記入力端子に入力
された信号に基づいてセレクタ制御信号を発生するセレ
クタ制御信号発生回路と、前記セレクタ制御信号に基づ
いて前記第１及び第２の遅延回路の出力を選択して出力
端子に出力するセレクタ回路とを備えることを特徴とす
るテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225175A JPH0651024A (ja) | 1992-07-31 | 1992-07-31 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225175A JPH0651024A (ja) | 1992-07-31 | 1992-07-31 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0651024A true JPH0651024A (ja) | 1994-02-25 |
Family
ID=16825133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225175A Pending JPH0651024A (ja) | 1992-07-31 | 1992-07-31 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0651024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6505850B2 (en) | 1997-04-28 | 2003-01-14 | Takata-Petri Ag | Airbag covering cap comprising a support layer and a cover layer of different elasticities |
-
1992
- 1992-07-31 JP JP4225175A patent/JPH0651024A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6505850B2 (en) | 1997-04-28 | 2003-01-14 | Takata-Petri Ag | Airbag covering cap comprising a support layer and a cover layer of different elasticities |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3088727B2 (ja) | 零入力電流測定装置 | |
| JP2760284B2 (ja) | 半導体集積回路装置 | |
| JPH1010179A (ja) | 遅延素子試験装置および試験機能を有する集積回路 | |
| KR20220160405A (ko) | 테스트 엘리먼트 그룹 및 테스트 방법 | |
| US5869992A (en) | Delay time control circuit | |
| WO2007029463A1 (ja) | 試験装置および試験方法 | |
| JP4557526B2 (ja) | 半導体集積回路及び半導体集積回路の故障検出方法 | |
| JPH0651024A (ja) | テスト回路 | |
| US6172544B1 (en) | Timing signal generation circuit for semiconductor test system | |
| US20030123309A1 (en) | Semiconductor integrated circuit | |
| US5315242A (en) | Method for measuring AC specifications of microprocessor | |
| JP3847150B2 (ja) | 半導体集積回路とそのジッタ測定方法 | |
| JPH0575427A (ja) | 半導体集積回路装置 | |
| KR19990053199A (ko) | 테스트를 위한 고속 싱크로너스 메모리 소자 | |
| JP3353288B2 (ja) | Ｌｓｉ試験装置 | |
| JP2991065B2 (ja) | 可変遅延回路および遅延時間検査方法 | |
| JP2001296334A (ja) | 集積回路および故障検出方法 | |
| JP2591849B2 (ja) | テスト回路 | |
| JP3395773B2 (ja) | 半導体装置 | |
| KR20020086250A (ko) | 반도체 집적 회로 | |
| JP2978845B2 (ja) | エレクトロマイグレーション評価回路 | |
| JPH1073642A (ja) | ディレー評価回路付き集積回路 | |
| JPS63271966A (ja) | 半導体集積回路 | |
| JP2001228216A (ja) | デバイス動的特性測定用テスト回路 | |
| JPH11101852A (ja) | 可変遅延素子試験回路 |