JPH06510416A - 高速の時間多重化されたデータ伝送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高速の時間多重化されたデータ伝送システム発明の背景 本発明は、Ｎ個の並列なデータ経路を単一のシリアルデータ経路上に多重化する ためのシステム及び方法に関する。

関連技術の記述 時分割多重化を達成するようシフトレジスタを使用することが知られている。し かし、そのような装置は、マルチプレクサ・リンクの両端に同期させたクロック 信号を要し、そのことは通常、分離したリンク経路上をクロック信号を伝送する 必要があることを意味する。

クロック信号に加えて、システムの種々のシフトレジスタが何時その内容を全く 空にしなければならないか、又はロードしなければならないか、を指示するフレ ーミングパルス又は信号を伝送することにより、何らかの種類のフレーム同期を 提供することもまた典型的には必要である。このことは、伝送システムの複雑さ を一層増す必要とされているのは、如何なる外部のクロック信号もフレーミンク パルスも必要としないデータ多重化及び伝送システムである。

そのような多重化及び伝送システムを提供することが、本発明の目的である。

発明の要約 データ通信システムは、少な（ともＮ個の並列なデータ入力経路と、１個のシリ アル出力経路と、該Ｎ個の並列な入力データ経路の対応する一つに各々接続され た少なくともＮ個の内部ゲート装置と、及び該内部ゲート装置の対応する一つに 各々接続された少なくともＮ個の並列な出力経路とを備えた、マルチプレクサを 含んでなる。該システムはまた、１個のシリアル入力経路と、少なくともＮ個の データ記憶要素と、及び少なくともＮ個の並列な出力経路とを備えた、デマルチ プレクサをも有する。該マルチプレクサとデマルチプレクサとは、１個のシリア ル伝送ライン又はリンクによって接続されている。

第１の信号遅延及び起動回路は、該伝送リンクに逐次的に入力データワードピッ トを印加するため該内部ゲート装置を逐次的に起動するために、一連の逐次的な 起動パルスを発生する。第２の遅延及び起動回路は、データ記憶装置の入力を逐 次的に可能化するために且つ伝送された出力ワードのデータビットを該データ記 憶装置に逐次的にロードするために、第２の一連の逐次的な起動パルスを発生す る。このパラレルなデータ入力ワードは、それによって、該デマルチプレクサか らの出力信号としてのパラレルな形に再構成される好ましい一具体例においては 、この第１及び第２の信号遅延及び起動回路は、第１及び第２のタップされた入 力及び少なくともＮ個の第１及び第２の信号タップ及び少なくともＮ＋１個の第 １及び第２のタップされた信号を有するそれぞれ第１及び第２のタップされた信 号遅延回路、並びに、該第１及び第２の信号タップのうち隣接するものからの第 １及び第２のタップされた信号の所定の論理的組合せとして第１及び第２の一連 の逐次的な起動パルスを発生するための第１及び第２の組み合わせ論理回路を含 む。第１及び第２のタップされた信号の各々は、それぞれ第１及び第２のそのす ぐ先行するタップされた信号と同一であるが時間遅延されている。

該好ましい具体例においては、デマルチプレクサは、伝送された出力データワー ドの伝送されたビットを逐次的にロードしそしてラッチするためのディジタルラ ッチ装置を含む。該ディジタルラッチ装置は、少なくともＮ個の段階を含み、各 段階は１つのデータ出力と、１つのデータ入力とそして１つの可能化入力とを有 する。この可能化入力は、第２の論理手段に接続されており、第２の一連の逐次 的な起動パルスは該ディジタルラッチ装置への可能化信号を含んでなる。

またこの好ましい具体例においては、第１及び第２のタップされた信号遅延回路 はタップされたディジタル遅延ラインであり、そして該ディジタルラッチ装置は Ｎビットディジタルラッチである。

これら第１及び第２の信号遅延及び起動回路は更に、該第１の一連の逐次的な起 動信号と同一であるがこれに対して時間遅延されている第２の一連の逐次的な起 動信号を発生するためのパルス整合手段を含む。

送信コマンドは、タップされた信号の発生を開始させるために発生され使用され る。該送信コマンドは、専用のラインや、追加のデータ入力ライン上に外部から 印加されるか、又は、受信機においては、伝送されたシリアルデータ流れ中にコ ードされた追加のデータビットに基づいて導かれることができる。

図面の簡単な記述 図１は、本発明によるバーストマルチプレクサシステムの好ましい具体例を図解 するブロック図である。

図２は、該好ましい具体例における種々の制御及びデータ信号の波形の一例を図 解するタイミング図である。

図３は、本発明のシステムの伝送部におけるマルチプレクサ及び制御回路の好ま しい具体例の論理図である。

図４は、本発明のシステムの受信部におけるデマルチプレクサ及び制御回路の好 ましい具体例の論理図である。

詳細な記述 図１は、本発明のバースト多重化システムの主要な構成要素及び接続を図解する ブロック図である。データは、少なくともＮ本のライン又はデータ経路を育する データバスｌ上をパラレルに伝送される。本発明は、如何なる数Ｎのパラレルな データ信号をも単一のシリアルデータ経路上へ多重化するのに適している。

単なる例示として、以下において、各入力データワードはＮビット幅であり、且 つＮ＝４であると仮定する。多重化プロセスは、Ｎが如何なる正の整数の場合に も引き継がれることができる。Ｎのサイズは、遅延装置の安定性（以下に記述し た）によってのみ制限される。

入力データワードは、パラレルデータとしてディジタルマルチプレクサ２に印加 される。Ｎ個のデータ経路ｌは、マルチプレクサ２のデータ入力に備えられてお り、伝送リンク又はライン６上の逐次的な一連のパルスとしての伝送のために、 サンプリングされシリアル化される。発進コマンドがまた、制御ライン３を介し てタップされた伝送遅延回路４に伝送される。この制御ライン３は、単なる追加 であるか若しくは、それの上を該Ｎ個の経路の入力データワードが該マルチプレ クサ２へと伝送されるものである入力データパスの一部であってよく、又は、そ れは分離したラインであってよい。

タップされた伝送遅延回路４は、一連の少なくともＮ個の並列な制御ライン５を 介してマルチプレクサ２と接続されている。以下に記述したように、制御ライン ５の各々は、論理ゲートへの可能化又はストローブ信号として使用される。制御 ライン５を介して受け渡された制御信号の逐次的起動は、入力ラインｌ上のＮ個 のデータ入力経路の逐次的な選択を引き起こす。

マルチプレクサ２は、このパラレル形入力データワードをシリアル形へと変換す る。このシリアルデータは、伝送ライン又はリンク６を介して、このシリアルデ ータをパラレル形へと変換し戻すデマルチプレクサ７へと伝送される。送信コマ ンドは、タップされた伝送遅延回路４（以下に記述した）において遅延され、や はりまた、任意の慣用の仕方で、好ましくは制御ライン又はリンク８（これは伝 送ライン又はリンク６と分離されていてもよいが、必ずしもその必要はない。） を介して、受信装置へ伝送される。

遅延された送信コマンドは、ライン又はリンク６上をシリアル形態で伝送された データビットが、論理状態が安定化されているときデマルチプレクサ７によって サンプリングされるよう既知の仕方で備えられ調整された遅延回路９内において 、所定の量だけ遅延されている。エラーは、例えば、典型的には、ディジタル信 号が電圧の上昇及び下降エツジの間でサンプリングされるようサンプリング信号 をタイミングすることによって、減少される。サンプリング信号の遅延によるデ ィジタル信号のサンプリングのそのようなタイミングは、技術上既知である。遅 延回路９は、タップされた受信遅延回路１０に接続されている。

タップされた受信遅延回路１ｏは、デマルチプレクサ７に、少なくともＮ個の制 御ライン１１を介して接続されている。タップされた受信遅延回路１０は、（制 御ライン５介して送られて）マルチプレクサ２の出力を逐次的に起動するのに使 用される制御パルスに対応する制御パルスを発生する。タップされた受信遅延回 路１０からの制御信号の制御下に、デマルチプレクサ７は、パラレルな入力デー タワードを再生するために、リンク又はライン６上を伝送されてきた入力データ ワードのシリアルビットを逐次的にロードする。再構成されたパラレルなデータ ワードは、少なくともＮ個の出力データライン１２を介して出力される。

図２は、マルチプレクサ２及びデマルチプレクサ７を起動するために使用される 制御信号の一例を示す。以下に図解したように、タップされた伝送及び受信遅延 回路４．１０は、それぞれ、少なくともＮ個の出力「タップ」を有し、それによ って各タップにおける信号は、すぐ先行するタップにおける信号と同じであり− の時間単位だけ遅れている。Ｎ＝４の場合には、遅延回路４．１０の各々につき 、４個のタップがある。図２において、送信コマンドは、二値パルスすなわち上 昇エツジとして示されている。タップｌにおける信号は、−の時間単位だけ遅延 した送信パルスと同一である。タップｍにおける信号は、一般に、ｍの時間単位 だけ遅延した送信パルスと同一である。従って送信パルスは、無遅延信号タップ ０に対応する。

図２においては、送信パルス、並びに４つのタップパルスであるタップｌ、タッ プ２、タップ３及びタップ４が、波形１３．１４．１５．１６及び１７として示 されている。

本発明によれば、マルチプレクサ起動装置信号は、タップ信号のペア式論理結合 として発生される。マルチプレクサ起動信号は、Ｍｕｘｌ、Ｍｕｘ２、Ｍｕｘ３ 及びＭＬＩＸ４として示されており、それらは図２において、波形１８．１９． ２０及び２１としてそれぞれ図解されている。図２が図解しているように、マル チプレクサ起動パルスＭｕｘｌ−Ｍｕｘ４は、−の時間単位に対応する時間すな わち遅延した時間だけ論理的「高い」状態をとるが、それは慣用の仕方でシステ ムに設定される。例えば、信号Ｍｕｘｌは、送信パルス（タップ０）が「高く」 且っタップ１パルスが「低い」時にのみ「高い」。一般に、信号Ｍｕｘ　ｍは、 タップｍが「低く」且つタップ（ｍ＋１）が「高い」時にのみ「高い」（ここに 送信信号は、タップ０と解釈している）。この論理的操作は、次のように表現で きる。

Ｍｕｘ、＝　ＡＮＤ　（タップｍ、ＮＯＴ　（タップ、ｌ））タップ遅延回路４ 、ｌＯは、好ましくは、初期パルスを時間単位当たりｌステップシフトさせるア ナログ又はディジタルのタップ遅延ラインの標準的な装備を含む。タップされた 遅延ラインを備えるための適当な慣用の構成要素の一例は、カリフォルニア州Ｓ ａｎ　Ｌｕ１ｓ　０ｂｉｓｐｏのεｎｇｉｎｅｅｒｅｄ　Ｃｏｍｐｏｎｅｎｔｓ 　Ｃｏ、　（ＥＣ’）により製造されているｒＬｏｇｉｃ　Ｄｅｌａｙ　Ｍｕｄ ｕｌｅｓ　ＪのＴＴＬＤＭシリーズである。これらの装置は、変化する、均一に 間隔をあけた遅延期間を提供し、固定された遅延回路又はタップされた遅延ライ ンのいずれを装備するためにも使用できる。そのようなものとして、これらの構 成要素はまた、遅延回路９を装備するためにもまた使用できる。多重化信号Ｍｕ ｘｌ−Ｍｕｘ４は、それにより、重なり合うことのない、パラレルなパルス列を 形成する。以下に記述したように、多重化信号Ｍｕｘｌ＝Ｍｕｓ４は、マルチプ レクサ２及びデマルチプレクサ７における入力及び出力回路のための、選択及び 可能化信号として使用される。

図３は、システムの伝送部の一具体例を示すが、それはマルチプレクサ２及びタ ップされた伝送遅延回路４を実行させるための回路を含む。送信コマンド３（こ れは単純な上昇エツジ又はパルスであってよい）が、タップされた伝送遅延回路 ４の入力に印加され、これは遅延した一連の上昇エツジ又はパルスを発生する。

該タップされた遅延ラインは、Ｎ個のタップ（ＴＩ−７４、Ｎ＝４のとき）を有 する。図２にあるような送信パルスについて、タップＴＩ−Ｔ４における信号は 、タップ１〜タツプ４への信号に対応するであろう遅延回路はまた、一連のＮ個 の論理ゲート２４をも含む。図解した具体例における各論理ゲート２４は、２つ の入力を育し、それらは好ましくは、タップＴＯ−Ｔ４（ここに送信コマンドは ＴＯとみなされている）におけるそれぞれ隣接する一対の信号によって形成され ている。ゲート２４への入力接続は、１つのタップ信号が論理回路２４０入力に 直接接続される一方、第１の入力に対応する（−の時間ステップだけ）遅延され た信号は同一の論理ゲートの逆相入力端子に接続される、というものである。

図３に示されたゲート２４は、論理的なＡＮＤ機能を実施する。最左の（図３に 見られるように）論理ゲート２４からの出力は、従って、ＡＮＤ　（Ｔｏ　、Ｎ ０Ｔ（ＴＩ）　）に等しい。左の２番目の論理ゲート２４からの出力は、ＡＮＤ 　（ＴＩ、　Ｎ０Ｔ（Ｔ２）　’）に等しい００．１等である。従って、論理ゲ ート２４からの出力は、図２に図解されている多重化信号Ｍｕｘｌ−Ｍｕｘ４に 対応する。

該好ましい具体例におけるマルチプレクサ２は、その出力がＮ入力形のＯＲゲー ト２３に入力として接続されているものである、４個の論理ＡＮＤゲート２２を 含む。各ＡＮＤゲート２２は、２つの入力端子を有し、それらの一つは、入力デ ータワードがビットＤＯ１Ｄｉ、Ｄ２及びＤ３としてその上を送られてくるもの であるデータ経路ｌの一つである。これらのＡＮＤゲート２２の各々の他の入力 端子は、タップされた遅延回路４における論理回路２４のそれぞれ一つからの出 力に接続されている。これらのゲート２４からの出力は多重化信号Ｍｕｘｌ−Ｍ ｕｘ４であることから（図２を見よ）、且つ、ゲート２２のような論理的ＡＮＤ ゲートはそれぞれの入力の全てが「高い」ときにのみ「高い」信号を出力するも のであることから、各ゲート２２からの出力は、対応する入力された多重化信号 も「高い」ものであるときにのみ、「高い」ことができる。

よく知られているように、ゲート２３のようなＯＲゲートからの出力は、その入 力の何れか又は全てが論理的に「高い」ときにのみ「高い」。ゲート２３からの 出力は、従って、ＡＮＤゲート２２からの出力の全てが「低い」ときには常に「 低くＪ、ＡＮＤゲート２２の出力の一つ又はより多くが「高い」信号を出力する ときは常に「高い」であろう。再び図２を参照して、多重化信号Ｍｕｘｌ−Ｍｕ Ｘ４が重なり合わないものであることから、如何なる与えられた時点においても 、ＡＮＤゲート２２中ただ一つのみが「高い」信号を出力し得る。

ＡＮＤゲート２２の各々は、その対応する多重化信号Ｍｕｘｌ〜ＭｕＸ４が「高 く」且つその対応する入力データビットＤＯ〜Ｄ３が「高い」ときにのみ、「高 い」信号を出力する。すなわち、データビットが「低く」且つ多重化信号が「高 い」ならば、ＡＮＤゲート２２からの出力はまた「低い」。換言すると、ＡＮＤ ゲート２２の各々からの出力は、対応する多重化信号Ｍｕｘｌ＝Ｍｕｘ４が「高 い」ときには常に入力データピットＤＯ〜Ｄ３に等しくなる。すなわち、多重化 信号が「低い」ならば、ＡＮＤゲートは、その他方の入力におけるデータビット の状態に関わりなく、「低い」信号を出力する。

多重化パルスが重なり合わないものであり且つ相互に−の時間単位だけ遅延され ているものであることから、ＡＮＤゲート２２は、従って、逐次的に起動され、 これはすなわちそれらが、それらの他方の入力にそれぞれ接続されたデータビッ トＤＯ−Ｄ３の状態を、逐次的に出力することを意味する。ＡＮＤゲート２２の いずれか一つが起動されているときは他の全てのＡＮＤゲート２２は「低い」信 号を出力することから、ＯＲゲート２３からの出力もまた、起動されたそのＡＮ Ｄゲート２２からの出力に応答する。

ＯＲゲート２３からの出力は、伝送ライン又はリンク６に接続されている。ＡＮ Ｄゲートが逐次的に起動されるため、マルチプレクサ２への入力におけるパラレ ルデータＤＯ〜Ｄ３は、一連のビットとしてＯＲゲート２３を介してリンク６へ の逐次的に出力される。一旦データピットの全てがリンク６を介して出力されて しまうと、新たなデータワードＤｏ−Ｄ３が、入力ラインｌに印加されることが でき、ライン３を介して伝送遅延回路４にもう一つの送信パルスを印加すること により、シリアル形に変換されることができる。

図３は、ＯＲゲート２３を通してどのデータビットを伝送リンク又はライン６へ と送るかを逐次的に選択するために使用されるスロトーブ動作を実施するに適し たゲートの論理ゲートの例のただ一つのみを示している。データビットＤｏ−Ｄ ３の各々について２つの分離したＡＮＤゲート２２及び２４を有する代わりに、 例えば、入力の一つを逆相にした単一の３人力形のＡＮＤゲートを使用すること も可能であろう。（図３に見られるような）最左のＡＮＤゲート２４及び最上の ＡＮＤゲート２２０代わりに、従って、例えば、Ｄｏ及びとＴＯが非逆相入力と して接続されそしてＴＩが逆相にした入力として接続された、単一のＡＮＤゲー トを有することができよう。Ｎ個のゲート２２とゲート２３の組合せはまた、技 術的によく知られた標準のディジタルマルチプレクサを用いても実施できる。

一般に、下記の論理表現を実行する慣用の論理ゲート又は他の論理回路を、任意 に選んでよい。

Ｄｏ−ＴＯ−ＮＯＴ（ＴＩ）＋Ｄｌ−ＴＩ・Ｎ０Ｔ（Ｔ２）＋、、÷Ｄ（Ｎ−１ ）・Ｔ（Ｎ−１）・Ｎ０Ｔ（ＴＮ）（ここに、「・」は論理ＡＮＤ演算子を示し 、そして「＋」は論理ＯＲ演算子を示す。この表現を実施するために使用される 論理回路はまた、プログラム可能であり、プログラム可能な適当な論理装置の一 例は、例えば、カリフォルニア州すンホセのＣｙｐｒｅｓｓ　Ｓｅｍ１ｃｏｎｄ ｕｃｔｏｒによって製造されている既知の２２ＶｌＯ装置である。

既知の技術を用いてこの表現を操作することにより、他のタイプの論理ゲートを 用いてこの正しい論理関数を実施することができる。図３に示した構成の一利点 は、しかしながら、各部の論理ゲートが反復的であり、容易に入手できる慣用の 集積回路（それは典型的には、カプセル当たり数個の同一の論理ゲートを含む） を用いて実施できることである。

図４は、本発明による受信ステーションの実施例の一つを図解しており、それは デマルチプレクサ７、遅延回路９、及びタップされた受信遅延回路１０を含む。

図４が図解するように、タップされた受信遅延回路ｌＯは、好ましくは、タップ された伝送遅延回路４（図３を見よ）と実質的に同じ構造を有する。該タップさ れた受信遅延回路１０は、４つの遅延されたタップＴ１〜Ｔ４を備えたタップさ れた遅延ライン、下に設けられたタップラインＴＯ１及び、各々逆相入力と非逆 相入力とを有する４つの論理ゲート２５とを含む。

タップされた伝送遅延回路４を参照して上に記述したように、論理ゲート２５（ 上記の論理ゲートと類似）の各々は、タップされた入力信号ＴＯ〜Ｔ３の一つが 「高く」且つそれぞれの、すぐ後に続くタップされた信号Ｔｌ−Ｔ４が「低い」 ときにのみ「高い」。例えば、最左の論理ゲート２５からの出力は、信号Ｔ１が 「低い」と同時に信号Ｔｏが「高く」ときにのみ、「高い」。

デマルチプレクサ７は、ラッチ２７のような、Ｎ個の慣用のデータ記憶装置を含 む。ディジタル設計の技術においてよく知られているように、ディジタルラッチ の出力Ｑは、該ラッチが可能化されているとき（それは、バイポーラ形の装置に おいては、典型的には可能化信号Ｅの上昇又は下降エツジにおいて、すなわち、 可能化信号が「低」から「高」へと又はこの逆に変化するときである）は、その 人力りと同一の論理状態をとる。単に例として、ラッチ２７がそれらのそれぞれ の可能化信号の上昇エツジにおいて可能化されると仮定している。

如何なる適当な慣用のラッチ（既知の可能化ラッチを含む）をも使用してよく、 そのようなラッチの制御は、ディジタル設計の分野においてよく理解されている 。該多重化信号ＭｕＸ　１〜Ｍｕｘ４が重なり合わないものであることから、ラ ッチは、ラッチ２７を実行するために使用された技術に関わりなく、逐次的に起 動され又は可能化される０適当なラッチには、例えば、Ｃｙｐｒｅｓｓ　Ｓｅｍ １ｃｏｎｄｕｃｔｏｒによって製造されている２ＯＲＡ１０装置が含まれる。

図４が図解しているように、データライン又はリンク６は、デマルチプレクサ７ のラッチ２７の全てに一つの入力として接続されている。ラッチ２７の出力Ｑは 、Ｎビットの出力データワードＤＯ１Ｄ１、Ｄ２及びＤ３（Ｎ＝４のとき）を形 成し、それはＮ個の経路の並列出力ライン１２上を伝送される。タップされた受 信遅延回路ＩＯ中の論理ゲート２５の各々からの出力信号は、それぞれ一つのラ ッチ２７に可能化信号Ｅとして接続される。

タップされた遅延ラインにおけるデータ流れの開始に最も近い論理ゲート２５か らの出力は、それによって、好ましくは（図４に見られるような）最上のラッチ の可能化信号Ｅとして接続されており、そのラッチは、リンク６を介して到着す べきワードの最初のデータビットＤＯに対応するデータビットをロードし、そし て出力する。

最も遅延されたタップされた信号（Ｔ３及びＴ４）を入力として有する論理ゲー ト２５（図４において最古のゲートとして見られる）がらの出力は、伝送された データワードの最後に到着すべきデータビットＤ３を保持するラッチの可能化信 号として、同様に接続される前記のように、送信信号が受信機中のタップされた 遅延ラインを介して伝わるとき、論理ゲート２５からの出力は、図２に示した信 号ＭＵＸＩ、　Ｍｕｘ２、Ｍｕｘ３及びＭｕｘ４として示された重なり合わない 波形を有する。換言すれば、ラッチ２７は逐次的に可能化される。

上述のように、遅延回路９の目的は、受信機におけるタイミングを、それが各サ ンプリング間隔のほぼ中心において起こるように偏位させることである。遅延回 路９は、マルチプレクサ・ラッチ２７の少なくとも準備時間に等しい遅延を有す る固定された（タップされていないことのできる）遅延ラインを用いて、既知の 仕方で装備してよい。

遅延回路９は、最上のラッチの入力回路が（如何なる上昇及び下降エツジの間に おいても同様に）その入力信号上に安定したときに、最左のゲート２５の出力が 上昇エツジを有する（「低」から「高」へ移る）ように、慣用の仕方で好ましく は調整される。最初のデータビットがラッチ２７の入力に到達したとき、このデ ータビットは、最上のラッチにのみロードされ、且つ入力が安定化したときに可 能化信号Ｅが落ちることから、正しくロードされる。

可能化されたときに正しい入力信号をラッチするよう十分な準備時間を各ラッチ ２７が有することを保証するために慣用の方法がとられる限り、他のタイミング 配列及び装置を使用してよい。

第２のデータビット（ＤＩに対応する）が到達したとき、第２の論理ゲート２５ （タップＴｌ及びＴ２に接続されている）は「高い」信号を出力し、これに反し て直前のゲート２５からの重なり合わない出力は、「低く」落ちる。出力ＤＩを 有するラッチは、これによって可能化され、データワードの第２のビットを正し くロードしラッチする。この、ラッチの逐次的な可能化及びシリアルデータビッ トのローディングは、Ｎ個のデータビットの全てがラッチ２７にロードされるま で続く。その時、ラッチ２７からの出力Ｑは、元々マルチプレクサ２（図３を見 よ）の入力に供給されたものである入力されたデータワードに対応する。このこ とは、元々のパラレルなデータワードが、単一のシリアルライン又はリンク６と ライン８上の単一の送信コマンドとを用いるのみで、別個のクロック又はフレー ミング信号の必要なしに、デマルチプレクサ７において再構成されたことを意味 する。

Ｎ及び絶対的タップ遅延時間の大きさは、種々の遅延ライン及び回路の安定性と ラッチ２７の必要な準備時間とによってのみ制限される。最後のゲート出力２６ 上のタイミングのふらつきがラッチ２７上の所望の準備時間の余裕を侵害するに 至るまで、データ幅Ｎを増大させ又はタップ時間を減少させることができる。実 施における最大の制限的因子は、遅延ライン入力に対する、両遅延ライン上の最 後のタップの絶対的なふらつきである。データ幅Ｎは、従って４に限定されてお らず、上に説明したシステムのふらつき安定性と適合する如何なる正の整数の値 をもとることができる。

本発明の多重化システムは、伝送装置における正しい、高速のＮ対１の多重化と 、受信装置におけるＮビットのパラレルデータの正しい回収とを提供するために 、なんら外部のクロック信号やフレーミングパルスを必要としない。実際、もし も最初のデータサンプリング間隔がタイミングに供されるならば、それはそれの みで、システムに全タイミングを提供するための送信信号として働くことができ る。この場合、伝送経路はただ一つのシリアルリンクであることのみを要し、分 離したライン又はリンク８は省くことができる。

本発明によれば、単一の送信コマンドすなわち信号が、非同期的な仕方で多重化 及びデマルチブレクシング処理を開始し完遂するために必要な全てである。もし も全てのサンプリング間隔（各々Ｍｕｘ信号の一つに対応している）をデータに 供するならば、分離されたリンク経路８上に該送信コマンドを伝送することが必 要であるが、しかしこれは、単一の上昇エツジであることが必要なだけであるか ら、クロック信号及びフレーミングパルスの伝送よりもずっと簡単である。

しかしながら、もしも最初のサンプリング間隔が専用の論理的「高ｊ値であるな らば、分離したライン上に該送信信号を伝送することは必要でない（図２を参照 して、送信コマンドの上昇エツジが第１のマルチプレクサ起動信号ＩＪｕｘｌの 上昇エツジと同時に起こっていることに注意）。そのような場合には、開始時間 は、受信位置においてシリアルデータ経路から示されることができる。

Ｎデータビットは次いで、バーストの形で（信号遅延回路が許す限り速＜）、各 バースト間に比較的長い休止をおいて送られることができ、又はバーストは、最 大速度でデータ伝送を達成するために背向させて配置することができる。バース トモードにおいては、送信コマンドは、伝送すべきデータがあるときにのみ発せ られる。バーストモードにおいては、バースト間隔（完全なデータワードを送る のにかかる時間）は、タップされた遅延回路の単一のタップ遅延のＮ倍の長さを 有する。

国際調査報告 国際調査報告

Claims (11)

【特許請求の範囲】
1. １．データ通信システムであって、 少なくともＮ個の並列なデータ入力経路と、１個のシリアル出力経路と、該Ｎ個 の並列な入力データ経路の対応する１個に各々接続された少なくともＮ個の内部 ゲート装置と、及び該内部ゲート装置の対応する１個つに各々接続された少なく ともＮ個の並列な出力経路と、を備えたマルチプレクサと、 １個のシリアル入力経路と、少なくともＮ個のデータ記憶装置と、そして少なく ともＮ個の並列な出力経路と、を備えたデマルチプレクサと、 該シリアル出力経路における伝送された出力信号を該シリアル入力経路における 受け取られた入力信号として印加するための、シリアルデータ伝送手段と、 第１の一連の逐次的な起動パルスを発生するための及び該シリアル伝送手段に入 力データのワードビットを逐次的に印加するために該内部ゲート装置を逐次的に 起動するための、第１の信号遅延及び起動手段と、そして 第２の一連の逐次的な起動パルスを発生するための、該データ記憶装置を逐次的 に可能化するための、そして該データ記憶装置に該伝送された出力ワードのデー タビットを逐次的にロードするための、第２の遅延及び起動手段と、 を含んでなり、 ここに、該データ記憶装置のデータ出力が該出力経路に接続されており、それに より、該データ記憶装置の出力信号を含んでなる出力データワードが該入力デー タワードと同一のものである、システム。
2. ２．Ａ）該第１の信号遅延及び起動手段が、ｉ）第１のタップされた入力と、少 なくともＮ個の第１の信号タップと、そして少なくともＮ＋１個の第１のタップ された信号とを有する、第１のタップされた信号遅延手段と、そしてｉｉ）該第 １の信号タップのうち隣接したものからの第１のタップされた信号の所定の論理 的組合せに従って第１の一連の逐次的な起動パルスを発生するための、第１の論 理手段と、を含んでなり、 Ｂ）該第２の遅延及び起動手段が、 ｉ）第２のタップされた入力と、少なくともＮ個の第２の信号タップと、そして 少なくともＮ＋１個の第２のタップされた信号とを有する、第２のタップされた 信号遅延手段と、そしてｉｉ）該第２の信号タップのうち隣接したものからの第 ２のタップされた信号の所定の論理的組合せに従って第２の一連の逐次的な起動 パルスを発生するための、第２の論理手段と、を含んでなり、 ここに、第１及び第２のタップされた信号の各々が、第１及び第２のすぐ先行す るタップされた信号にそれぞれ同一であるがこれらに対して時間遅延されている ものである、請求項１に記載のシステム。
3. ３．デマルチプレクサが、該伝送された出力データワードの伝送されたビットを 逐次的にロードしラッチするためのディジタルラッチ手段を含み、 該ディジタルラッチ手段が、データ出力、データ入力、及び可能化入力を各々有 する少なくともＮ個の段階を有し、該可能化入力が、該第２の論理手段に接続さ れており、該第２の一連の逐次的な起動パルスが該ディジタルラッチ手段への可 能化信号を含んでなるものである、請求項２に記載のシステム。
4. ４．該第１及び第２のタップされた信号遅延手段が、タップされたディジタル遅 延ラインである、請求項２のシステム。
5. ５．該ディジタルラッチ手段がＮビットのディジタルラッチである、請求項３に 記載のシステム。
6. ６．第１及び第２の更なる遅延及び起動手段が、第１の一連の逐次的な起動信号 と同一であるがこれに対して時間遅延されているものである第２の一連の逐次的 な起動信号を発生するための、パルス整合手段を更に含むものである、請求項２ に記載のシステム。
7. ７．第１の信号遅延及び起動手段からの出力信号を第２のタップ入力信号として 印加するためのコマンド信号伝送手段を更に含む、請求項２に記載のシステム。
8. ８．送信信号を第２の信号遅延及び起動手段への入力として印加するためのコマ ンド信号発生手段を更に含む、請求項２に記載のシステム。
9. ９．該シリアル伝送手段が、該伝送された出力信号の一部として該送信信号がそ の上を伝送されるものである単一経路の伝送リンクを更に含んでなるものである 、請求項８に記載のシステム。
10. １０．送信コマンドを内部的に発生させるための、及び該送信コマンドを第１の 信号遅延及び起動手段への入力として印加するための、該データ入力経路の少な くとも一つに接続された送信信号発生手段を更に含んでなるものである、請求項 ２に記載のシステム。
11. １１．パラレル形ディジタル入力信号をシリアル形で伝送装置から伝送し（ここ に該ディジタル入力信号は該伝送装置に対してＮ個の並列な経路上に印加される ）、そして該パラレル形ディジタル信号を受信装置中で再構成するための方法で あって、Ａ．該入力信号を、該タップされた信号遅延回路の隣接したタップから の出力と論理的に組み合わせることによって、第１のタップされた信号遅延回路 から第１の組のＮ個のパルスを発生し、Ｂ．前記Ｎ個の並列な経路の各々を前記 第１の組のＮ個のパルスの一つによってサンプリングし（各経路は独自のサンプ リングパルスによってサンプルされる）、 Ｃ．該Ｎ個のサンプルを単一の経路上へ組合せそして該単一の経路上を該受信装 置へと伝送し、 Ｄ．該入力信号を隣接したタップの出力と組合わせることにより、又は隣接する タップの出力を組合せることによって、該受信装置中の第２のタップされた信号 遅延回路から第２の組のＮ個のパルスを発生させ（ここに該第２の組のＮ個のパ ルスは第１の組のＮ個のパルスに対して遅延されている）、そしてＥ．該単一の 経路からの伝送されたデータをＮ個のラッチ装置内へラッチし、各ラッチ装置を 第２の組のＮ個のシリアルパルスの対応する一つによってクロックし、ここに各 ラッチ装置が、第Ｎ番目の並列な入力経路からのデータが第Ｎ番目のラッチ装置 の出力に出現するような独自のパルスによってクロックされているものである、 方法。