JPH0651981A - データ処理装置 - Google Patents

データ処理装置

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JPH0651981A
JPH0651981A JP4226447A JP22644792A JPH0651981A JP H0651981 A JPH0651981 A JP H0651981A JP 4226447 A JP4226447 A JP 4226447A JP 22644792 A JP22644792 A JP 22644792A JP H0651981 A JPH0651981 A JP H0651981A
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Abstract

(57)【要約】 【目的】 下位ＣＰＵとの上位互換を実現し、連続的に
使用可能なアドレス空間を相対的に広げることができる
ＣＰＵを提供する。 【構成】 データ情報の保持には２分割利用可能であ
り、下位ＣＰＵのアドレスビット数以上のビット数を以
ってアドレスレジスタとしても利用可能なレジスタ構成
を採用し、データ情報のバイト／ワードサイズはオペレ
ーションコードのサイズビットで指定し、ロングワード
サイズのデータ情報の利用はプリフィックスコード或は
下位ＣＰＵと同一ビット数の新たに追加したオペレーシ
ョンコードで指定し、バイトサイズのデータ情報に対し
利用するバイトサイズレジスタの上位／下位はレジスタ
指定フィールドの所定１ビットで指定し、ワードサイズ
のデータ情報に対してはその所定１ビットでワードサイ
ズレジスタの上位／下位を指定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ処理装置にかか
り、例えば、シングルチップマイクロコンピュータの中
央処理装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】シングルチップマイクロコンピュータに
は、それらの中央処理装置（以下単にＣＰＵとも記す）
が主として扱うデータ長によって４ビット、８ビット、
１６ビットマイクロコンピュータなどがある。現在、こ
れらの中では８ビットシングルチップマイクロコンピュ
ータが最も多く使用され、機器組込制御用として用いら
れている。このような８ビットシングルチップマイクロ
コンピュータとしては、（株）日立製作所平成元年６月
発行『Ｈ８／３３０ ＨＤ６４７３３０８ ＨＤ６４３
３３０８ ハードウェアマニュアル』などがある。８ビ
ットシングルチップマイクロコンピュータの中央処理装
置（以下８ビットＣＰＵ）は主として扱うデータ長が８
ビットであり、このため、８ビットＣＰＵは８ビット長
のレジスタまたはアキュムレータと、かつ８ビットレジ
スタの２倍長である１６ビットレジスタを有する。これ
らの８ビットＣＰＵは、特に制限はされないものの、デ
ータ処理には主として８ビットレジスタまたは１６ビッ
トレジスタを使用し、メモリを参照するためのアドレス
レジスタとしては１６ビットレジスタのみを使用する。
このようなアドレスレジスタとしての１６ビットレジス
タはインデックスレジスタ、スタックポインタ、プログ
ラムカウンタなどと呼ばれる場合がある。
【０００３】前記８ビットＣＰＵでは、命令の最小単位
が１６ビット（２バイト）とされている。また、命令ま
たは１６ビットデータをメモリに配置する場合には、偶
数から始まる連続した２バイトの領域に配置する様に限
定されている。さらに、前記８ビットＣＰＵの演算命令
はＣＰＵ内部のレジスタ間でのみ可能とされ、メモリに
配置したデータの操作は、かかるデータを一旦ＣＰＵ内
部のレジスタに転送した後に、演算命令による操作を行
わなければならない。このような制限を有する代りに、
ＣＰＵの内部構成、特にＣＰＵの実行状態を制御する制
御部の構成を単純化し、論理的並びに物理的規模の縮小
を実現している。論理的並びに物理的規模の縮小の効果
として、製造費用を削減できる。また、副次的な効果と
して、動作速度の向上を図ることができる。すなわち、
相対的に小さい製造費用で、相対的に大きな処理性能を
実現できる。
【０００４】
【発明が解決しようとする課題】しかしながら、前記Ｃ
ＰＵでは、アドレスレジスタが１６ビット長であり、Ｃ
ＰＵが参照できるメモリは６５５３６バイト（＝２16、
以下６４ｋバイト）である。これに対して、８ビットシ
ングルチップマイクロコンピュータが用いられる機器組
込制御の応用では、機器の高性能化によって大容量のプ
ログラムあるいはデータを扱うことが要求されている。
かつ、この時、前記従来のＣＰＵに対して機能が上位互
換であることがのぞましい。すなわち、使用者は、既に
前記従来のＣＰＵで開発したソースプログラム若しくは
オブジェクトプログラムの全部又は一部をそのまま利用
できる。これにより、マイクロコンピュータの周辺機能
あるいは応用システムに依存する部分だけを変更して、
ただちにソフトウェアあるいは応用システムを開発し、
その開発期間を短縮できる。
【０００５】このような要求に対して、本発明者は、前
記ＣＰＵの前記論理的・物理的規模の縮小、または相対
的に小さい製造費用で、相対的に大きな処理性能を実現
しつつ、６４ｋバイト以上のメモリを参照できるＣＰＵ
について検討した。
【０００６】これに対し、８ビットＣＰＵに８ビットの
ページレジスタを付加し、１６ビットレジスタと組合せ
て、アドレスを生成することにより参照できるメモリを
１６７７７２１６バイト（＝２24、以下１６Ｍバイト）
としたシングルチップマイクロコンピュータの例として
（株）日立製作所昭和６３年１２月発行『Ｈ８／５３２
ＨＤ６４７５３２８ ＨＤ６４３５３２８ ハードウ
ェアマニュアル』などがある。このようなメモリ参照方
法は、ページレジスタとアドレスレジスタが全く独立し
ているために、ハードウェアの実現方法が簡単化される
反面、ページレジスタとアドレスレジスタの間にキャリ
またはボローの伝播が行われず、プログラムあるいはコ
ンパイラを作成する場合には、一群のプログラムあるい
はデータがページ境界を越えない様に常に注意しなけれ
ばならない。すなわち、上記の例で、命令を０番地から
実行すると、当初、プログラムカウンタはＨ’００００
（Ｈ’は１６進数を示す），これに対応するページレジ
スタ（以下コードページレジスタ）はＨ’００である。
分岐命令を使用せずに演算命令などを実行し続け、６５
５３５（Ｈ’ＦＦＦＦ）番地に達した後、次の命令を実
行しようとした場合、プログラムカウンタはＨ’ＦＦＦ
Ｆ→Ｈ’００００となってオーバフローする。この時の
キャリはコードページレジスタに伝播されないために、
次の命令は０番地に戻ってしまう。このため、プログラ
ムは６４ｋバイトを越えないように分割して作成し、分
割したプログラムをそれぞれ別のページに割当て、ある
ページに存在するプログラムから別のページに存在する
プログラムに実行を移す場合はページ間分岐命令を使用
する必要がある。すなわち、プログラム中で分岐命令を
使用する場合は、分岐先が同一ページ内に存在するか、
別ページに存在するかを意識してページ内分岐命令とペ
ージ間分岐命令を使い分ける必要がある。データも同様
に６４ｋバイトを越えないように分割して、管理する必
要がある。すなわち、いわゆるポストインクリメントレ
ジスタ間接モードなどの様にメモリをアクセスする毎に
アドレスレジスタの内容を更新していく場合、上記同様
にアドレスレジスタがオーバフローしても対応するペー
ジレジスタ（以下データページレジスタ）にキャリが伝
播されない。また、ディスプレースメント付レジスタ間
接で、１６ビットのディスプレースメントを使用する場
合、１６ビットのアドレスレジスタに１６ビットのディ
スプレースメントを加算し、キャリまたはボローが発生
してもページレジスタには伝播されず、１６ビットの加
算結果とページレジスタが組み合わされてアドレスが生
成される。すなわち、ページレジスタがＨ’００、アド
レスレジスタがＨ’ＦＦＦＦ、ディスプレースメントが
Ｈ’４０００の場合、結果として得られるアドレスは
Ｈ’００３ＦＦＦになってしまう。したがって、ページ
レジスタを利用したアドレス拡張技術においては、実質
的に利用可能なアドレシングモードも制限されてしま
う。
【０００７】このようなプログラムあるいはデータがペ
ージ境界を越えない様に常に注意して、ページレジスタ
の管理を行なうことは、いわゆる高級言語を用いてプロ
グラムした内容をＣＰＵのいわゆる機械語によるプログ
ラム（オブジェクトプログラム）に自動的に変換するコ
ンパイラの作成上の大きな制約となり、コンパイラの設
計効率を低下させ、また、作成されるオブジェクトプロ
グラムの規模を著しく大きくし、さらにその結果とし
て、プログラムの実行時間も低下してしまう。
【０００８】また、６４ｋバイト以下のメモリ空間で充
分な応用に対して、前記ページレジスタは、データレジ
スタとして使用できないために論理的並びに物理的に無
駄となってしまい、前記相対的に小さい製造費用で、相
対的に大きな処理性能を実現する目的に反してしまう。
【０００９】本発明の目的は、論理的・物理的規模の増
加を最小限としつつ、下位ＣＰＵのような別のデータ処
理装置ために既に開発されたプログラムの一部若しくは
全部を利用可能な、下位ＣＰＵとの上位互換を実現しつ
つ、連続的に使用可能なアドレス空間を相対的に広げる
ことができるデータ処理装置を提供することにある。連
続的に使用可能なアドレス空間を相対的に広げるとは、
例えば、８ビットＣＰＵを用いて６４ｋバイト以上のア
ドレス空間を連続的に使用できるということである。本
発明の別の目的は、上記目的に加えて更に、高級言語に
より作成されたプログラムのコンパイルを容易化できる
データ処理装置を提供することにある。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１２】すなわち、ＣＰＵの汎用レジスタに対し、
データ情報の保持には全部、又は２等分割して、或は２
等分割した一方を更に２等分割して使用し、アドレス情
報の保持には、下位ＣＰＵのアドレスビット数よりも多
いビット数を以って利用可能にする。例えば、８ビット
ＣＰＵの１６ビット汎用レジスタに１６ビットの拡張レ
ジスタを追加し、全体で３２ビットのレジスタを一括し
て又はその一部分をアドレスレジスタとして使用すると
ともに、データレジスタとしては、３２ビット全体を１
単位として、２分割して２個の１６ビットデータレジス
タとして、さらに１６ビットデータレジスタの一方を２
分割して２個の８ビットレジスタとして使用可能にす
る。斯るレジスタの利用形態の指定は次のように行う。
８ビットレジスタとして利用するか１６ビットレジスタ
として利用するかは、オペレーションコードに含まれ
る、データ情報のサイズビットによって決定される。デ
ータ情報のサイズが８ビット（バイト）のとき、８ビッ
トレジスタの上位・下位は、命令に含まれるレジスタ指
定フィールドの所定１ビットによって指定される。デー
タ情報のサイズが１６ビット（ワード）のとき、当該所
定１ビットは、１６ビットレジスタの上位・下位を指定
することになる。そして、３２ビット（ロングワード）
レジスタとしての利用は、オペレーションコードを含む
命令の前置きコード（プリフィックスコード）によって
指定する。或は、下位ＣＰＵのオペレーションコードと
同一ビット数の新たなオペレーションコードを追加して
指定する。このようなレジスタ構成に基づいて、１６ビ
ットレジスタを備える下位ＣＰＵの命令実行機能を包含
する。これにより、下位ＣＰＵのために開発されたプロ
グラムは、少なくとも、ソースプログラムのレベル（高
級言語での記述レベル）で本発明に係る上位ＣＰＵに利
用可能になる。すなわち、少なくとも、ソースプログラ
ムレベルで上位互換を実現する。ここで下位ＣＰＵと
は、そのレジスタ構成並びにその命令セットが本発明に
係るＣＰＵのようなデータ処理装置のレジスタ構成及び
命令セットに包含されるようなＣＰＵをいう。
【００１３】更に、オブジェクトプログラムレベルでの
上位互換を実現するには、有効なアドレスのビット数
と、ベクタ及びスタックの単位サイズとを、前記レジス
タの利用形態に応じて切り替える動作モード、例えばマ
キシマムモードとミニマムモードを用意しておけばよ
い。ミニマムモードにおいてＣＰＵは下位ＣＰＵと全く
同様に動作する。マキシマムモードにおいてＣＰＵはそ
れに備えられた最大限の機能を以って上位ＣＰＵとして
動作される。
【００１４】前記前置きコードは、下位ＣＰＵの命令コ
ードと重複しないことが必要であるから、これを未定義
命令のコードに相当するコードとするのが最適である。
【００１５】命令の単位は、データ情報の単位の２倍長
にすることができる。例えば、ＣＰＵのレジスタを３２
ビットに拡張したとき、将来における４Ｇバイトのアド
レス空間の使用を考慮するときには、命令長を２バイト
単位として、２４ビット絶対アドレス・ディスプレース
メントを予約領域を含めて４バイトとする。更に、実行
手段及び制御手段の構成を単純化し、論理的並びに物理
的な規模の縮小に寄与するには、命令コード中の実効ア
ドレス指定部の最下位ビットを命令コード中のワードの
最下位ビットにすることが望ましい。
【００１６】
【作用】上記した手段によれば、データ情報の保持には
２分割利用可能であり、下位ＣＰＵのアドレスビット数
以上のビット数を以ってアドレスレジスタとしても利用
可能なレジスタ構成を採用すること、データ情報のバイ
ト／ワードサイズはオペレーションコードのサイズビッ
トで指定されること、ロングワードサイズのデータ情報
の利用はプリフィックスコード或は下位ＣＰＵと同一ビ
ット数の新たに追加したオペレーションコードで指定さ
れること、バイトサイズのデータ情報に対して利用する
バイトサイズレジスタの上位／下位はレジスタ指定フィ
ールドの所定１ビットで指定されること、ワードサイズ
のデータ情報に対してはその所定１ビットでワードサイ
ズレジスタの上位／下位が指定されることの夫々を以っ
て、少なくともソースプログラムレベルでの上位互換を
実現する。
【００１７】前記マキシマムモードとミニマムモードを
用意しておくことは、オブジェクトプログラムレベルで
の上位互換を実現する。
【００１８】８ビットＣＰＵの１６ビット汎用レジスタ
に１６ビットの拡張レジスタを追加して、全体で３２ビ
ットで構成されるようなレジスタ構成は、ソフトウェア
上並びにハードウェア上でのデータ保持手段の使い勝手
を良好にし、ひいては、ＣＰＵのようなデータ処理装置
の論理的並びに物理的な規模の縮小を達成する。また、
データ保持手段の全体又は一部分を使用したアドレスデ
ータの保持という点に関しては、リニアに利用可能なア
ドレス空間の拡張を容易化し、また、ページレジスタに
よるアドレス空間拡張技術に比べてプログラムの作成並
びにコンパイルを容易化する。
【００１９】
【実施例】図１には本発明に係るデータ処理装置の第一
実施例であるシングルチップマイクロコンピュータが示
される。同図に示されるシングルチップマイクロコンピ
ュータ１００は、全体の制御を司るＣＰＵ（中央処理装
置）１、ＣＰＵ１の動作プログラムなどを保有するＲＯ
Ｍ（リードオンリメモリ）２、ＣＰＵ１の作業領域並び
にデータの一時記憶領域などとして利用されるＲＡＭ
（ランダムアクセスメモリ）３、タイマ４、シリアルコ
ミュニケーションインタフェース（ＳＣＩ）５、クロッ
クパルスジェネレータ６８、及び、入出力ポート（ＩＯ
Ｐ）６１乃至６７などの機能ブロックから構成され、こ
れらは内部バス６９で相互に接続されてなる。内部バス
６９は特に制限はされないものの、アドレスバス、デー
タバス、コントロールバスを含む。斯るシングルチップ
マイクロコンピュータ１００は公知の半導体集積回路製
造技術によってシリコン基板のような１つの半導体基板
上に形成されている。
【００２０】シングルチップマイクロコンピュータ１０
０はクロックパルスジェネレータＣＰＧの端子ＸＴＡ
Ｌ，ＥＸＴＡＬに接続される水晶発振子又は外部から入
力される外部クロックに基づいて生成される基準クロッ
クに同期して動作を行なう。この基準クロックの最小単
位をステートと呼ぶ。尚、図においてＶｓｓ，Ｖｃｃは
電源端子である。ＭＯＤＥ１乃至ＭＯＤＥ３はＣＰＵ１
に対するモード信号である。
【００２１】前記ＣＰＵ１にリセット信号ＲＥＳが加え
られると、シングルチップマイクロコンピュータ１００
はリセット状態になる。このリセット状態を解除する
と、ＣＰＵ１は、スタートアドレスをリードして、この
スタートアドレスから命令のリードを開始するリセット
例外処理を行なう。前記スタートアドレスは、特に制限
はされないものの０番地に格納されているものとする。
この後、ＣＰＵ１は、特に制限はされないものの、逐
次、ＲＯＭ２から命令を読出して解読し、その解読結果
に基づいてデータの処理或いはＲＡＭ３、タイマ４、Ｓ
ＣＩ５、入出力ポート６１乃至６７などとデータの転送
を行なう。すなわち、ＣＰＵ１は、入出力ポート６１乃
至６７などから入力されるデータ、あるいはＳＣＩ５な
どから入力される指示を参照しつつ、ＲＯＭ２に記憶さ
れている命令に基づいて処理を行ない、その結果に従っ
て入出力ポート６１〜７、タイマ４などを使用して外部
に信号を出力し、各種機器の制御を行なうものである。
特に制限はされないものの、上記ＲＯＭ２、ＲＡＭ３、
タイマ４などのリード／ライトは、バイト（例えば８ビ
ット）／ワード（例えば１６ビット）のいずれも２ステ
ートで実行するものとする。
【００２２】かかるＣＰＵ１の命令の最小単位は２バイ
トとされ、また、命令または１６ビットデータをメモリ
に配置する場合には、偶数から始まる連続した２バイト
の領域に配置するものとされている。
【００２３】図２には前記ＣＰＵ１の下位ＣＰＵに相当
するＣＰＵのレジスタ構成例が示される。本実施例にお
いて下位ＣＰＵとは、本実施例に係るＣＰＵ１の開発以
前に提供されていたＣＰＵである。換言すれば、本実施
例に係るＣＰＵ１は下位ＣＰＵに対するバージョンアッ
プ版として位置付けることもできる。
【００２４】同図に示される下位ＣＰＵは、それぞれ１
６ビット長の８本の汎用レジスタＲ０Ｌ，Ｒ０Ｈ〜Ｒ７
Ｌ，Ｒ７Ｈと、１６ビット長のプログラムカウンタＰＣ
と、８ビット長のコンディションコードレジスタＣＣＲ
とを有している。汎用レジスタＲ０Ｌ，Ｒ０Ｈ〜Ｒ７
Ｌ，Ｒ７Ｈは、特に制限はされないものの、上位８ビッ
トと下位８ビットを独立させて８ビット長のデータを格
納することも、上位・下位を連結して１６ビット長のデ
ータを格納することもできる。コンディションコードレ
ジスタＣＣＲは割込みマスクビット（Ｉ）、キャリフラ
グ（Ｃ）、ゼロフラグ（Ｚ）、ネガティブフラグ
（Ｎ）、及びオーバフローフラグ（Ｖ）を含んでいる。
割込みマスクビットＩは１のとき、ＣＰＵ１を割込み禁
止状態とし、０のとき割込み許可状態とする。その他の
フラグは演算の結果などを反映する。
【００２５】図３には図２のレジスタ構成で利用される
データが示される。
【００２６】下位ＣＰＵが扱うバイトデータは、前記同
様に、汎用レジスタの上位ＲｉＨまたは下位ＲｉＬに格
納される（ｉ＝０〜７）。ワードデータは汎用レジスタ
Ｒｉに格納される。ビット１５がデータの最上位ビット
に、ビット０が最下位ビットにそれぞれ対応する。アド
レス情報（アドレスデータとも記す）はワードデータと
して汎用レジスタＲｉに格納される。ビット１５がデー
タの最上位ビットに、ビット０が最下位ビットにそれぞ
れ対応する。１６ビットレジスタ８本、８ビットレジス
タ１６本を利用可能である。データのサイズがバイトで
あるかワードであるかは命令のオペレーションコードに
含まれる１ビットのサイズビットによって決定される。
【００２７】図４には本発明の一実施例に係る上位ＣＰ
ＵとしてのＣＰＵ１のレジスタ構成例が示される。
【００２８】ＣＰＵ１はそれぞれ１６ビット長の８本の
汎用レジスタＲ０Ｌ，Ｒ０Ｈ〜Ｒ７Ｌ，Ｒ７Ｈと、それ
ぞれ１６ビット長の８本の拡張レジスタＥ０〜Ｅ７と、
２４ビット長のプログラムカウンタＰＣと、８ビット長
のコンディションコードレジスタＣＣＲとを有してい
る。汎用レジスタＲ０Ｌ，Ｒ０Ｈ〜Ｒ７Ｌ，Ｒ７Ｈは、
特に制限はされないものの、上位８ビットと下位８ビッ
トを独立させて８ビット長のデータを格納することも、
上位・下位を連結して１６ビット長のデータを格納する
こともできる。拡張レジスタＥｉは、８ビットに分割し
てそれぞれ独立的に使用することはできない。
【００２９】汎用レジスタＲｉＬ，ＲｉＨをアドレスレ
ジスタとして使用する場合は、汎用レジスタＲｉＨ，Ｒ
ｉＬが保有する１６ビットをアドレスの下位１６ビット
とし、対応する拡張レジスタＥｉの内容をアドレスの上
位１６ビットとして合計３２ビット、または拡張レジス
タＥｉの上位８ビットを無視して２４ビットのアドレス
を生成するものである。ＣＰＵ１は２４ビット又は３２
ビットのアドレスで規定される連続的なアドレス空間を
利用することができる。さらにこの３２ビットまたは２
４ビットのアドレスを種々修飾することができる。この
修飾を行なう場合、下位１６ビットの計算にて、キャリ
またはボローが発生した場合には、上位側の拡張レジス
タＥｉに対して桁上げまたは桁下げが行われる。尚、以
下の説明では、アドレスデータは２４ビットとする。こ
れに応じて図４におけるプログラムカウンタＰＣのビッ
ト長は２４ビットとされている。プログラムカウンタＰ
Ｃのビット長を３２ビットにしておいてもよい。
【００３０】拡張レジスタＥ０〜Ｅ７はデータレジスタ
としては１６ビットレジスタとして汎用レジスタ同様に
使用できる。すなわち、拡張レジスタ同士、及び拡張レ
ジスタと汎用レジスタとの間で、データの演算を行なう
ことができるようになっている。尚、コンディションコ
ードレジスタＣＣＲは前記同様であるのでその詳細な説
明は省略する。プログラムカウンタＰＣはビット長以外
は前記同様である。
【００３１】図５には汎用レジスタＲ０Ｌ，Ｒ０Ｈ〜Ｒ
７Ｌ，Ｒ７Ｈと拡張レジスタＥ０〜Ｅ７のデータ構成例
が示される。ＣＰＵ１が扱うバイトデータは、汎用レジ
スタの上位ＲｉＨ（ｉ＝０，１，…，７）または下位Ｒ
ｉＬに格納される。ワードデータは汎用レジスタＲｉ
（ＲｉＨ，ＲｉＬ）または拡張レジスタＥｉに格納され
る。このときビット１５がデータの最上位ビットに、ビ
ット０が最下位ビットにそれぞれ対応する。３２ビット
のロングワードデータは汎用レジスタＲｉ及び拡張レジ
スタＥｉに格納される。２４ビットのアドレスデータは
ロングワードデータとして拡張レジスタＥｉと汎用レジ
スタＲｉに格納される。このとき拡張レジスタＥｉの上
位８ビットは予約領域とされる。尚、予約された８ビッ
トと２４ビットのアドレスデータを併せて単にロングワ
ードアドレスデータとも称する。
【００３２】かかるレジスタ構成によれば、８ビットレ
ジスタ１６本、１６ビットレジスタ１６本、２４ビット
レジスタが８本使用できる。これは、前記下位ＣＰＵと
上位互換性があり、下位ＣＰＵが有するレジスタを使用
して作成されたソフトウェアを、少なくともソースプロ
グラムレベルを以って上記ＣＰＵ１で利用可能であるこ
とを意味する。ＣＰＵ１が下位ＣＰＵに対して上位互換
を実現するにはレジスタの指定のしかたについても共通
性を要する。これについては後で詳述するが、アドレス
レジスタとしては、レジスタ番号のみを考慮すればよ
く、８ビット演算及び１６ビット演算の何れについて
も、命令のレジスタ指定フィールド中でのレジスタの指
定は４ビットで可能になっており、下位ＣＰＵと命令フ
ォーマットを共通化することができる。また、１６本の
レジスタの指定に４ビットを使用するので、無駄が生ぜ
ず、この点において斯るレジスタ構成は、ＣＰＵ１の内
部構成を単純化し、論理的・物理的規模の縮小し、製造
費用の削減・動作速度の向上の実現を図る目的を損なう
ことがない。
【００３３】図６乃至図８にはＣＰＵ１のアドレッシン
グモードと実効アドレスの計算手法の一例が示される。
【００３４】図６の（１）に示されるレジスタ間接では
命令コード中にレジスタを指定する部分を含み、この命
令コードで指定されたレジスタとこれに対応する拡張レ
ジスタの内容の合計２４ビットをアドレスとしてメモリ
上のアドレスを指定する。アドレスは２４ビットでよい
ため、上位８ビットは無視する。
【００３５】図６の（２），（３）に示されるディスプ
レースメント付レジスタ間接は、上記レジスタ間接と同
様に得られた２４ビットのアドレスに、命令コード中に
含まれるディスプレースメントを加算した結果をアドレ
スとしてメモリ上のアドレスを指定する。加算結果はア
ドレスの指定のみに使用され、拡張レジスタＥｉ及び汎
用レジスタＲｉの内容には反映されない。特に制限はさ
れないものの、ディスプレースメントは２４ビットまた
は１６ビットであり、１６ビットディスプレースメント
は加算する場合には上位１６ビットは符号拡張される。
すなわち、ディスプレースメントの上位１６ビットは１
６ビットディスプレースメントのビット１５と同じ値で
あるとして加算が行われる。この場合、２４ビットディ
スプレースメントの上位８ビットは、命令が２バイト単
位であること並びに将来の拡張にそなえて、予約領域を
併せて、３２ビットのディスプレースメント指定部を命
令コードに含ませている。
【００３６】図７の（４）に示されるポストインクリメ
ントレジスタ間接は、前記レジスタ間接と同様に得られ
た２４ビットのアドレスでメモリ上のアドレスを指定す
る。その後、このアドレスに１または２または４を加算
し、その加算結果が拡張レジスタ・汎用レジスタに格納
される。メモリ上のバイトデータを指定する場合１が、
ワードデータを指定する場合２が、アドレスデータを指
定する場合４が、それぞれ加算される。加算結果の上位
８ビットも拡張レジスタに格納される。
【００３７】図７の（５）に示されるプリデクリメント
レジスタ間接は、前記レジスタ間接と同様に得られた２
４ビットのアドレスから１または２または４を減算した
結果の２４ビットのアドレスでメモリ上のアドレスを指
定する。その後、その減算結果が拡張レジスタ・汎用レ
ジスタに格納される。メモリ上のバイトデータを指定す
る場合１が、ワードデータを指定する場合２が、アドレ
スデータを指定する場合４が、それぞれ減算される。前
記同様に、アドレスが２４ビットでよい場合には、特に
制限はされないものの、減算結果の上位８ビットも拡張
レジスタに格納される。
【００３８】図７の（６）に示されるプログラムカウン
タ相対は、プログラムカウンタの内容の２４ビットのア
ドレスに命令コード中に含まれるディスプレースメント
を加算した結果をアドレスとしてメモリ上のアドレスを
指定する。加算結果はプログラムカウンタに格納され
る。特に制限はされないものの、ディスプレースメント
は１６ビットまたは８ビットであり、これらのディスプ
レースメントは加算する場合には上位８ビットまたは１
６ビットは符合拡張される。すなわち、ディスプレース
メントの上位８ビットは１６ビットディスプレースメン
トのビット１５と、または上位１６ビットは８ビットデ
ィスプレースメントのビット７と同じ値であるとみなし
て加算が行われる。プログラムカウンタ相対は分岐命令
のみで使用される。
【００３９】図８に示される絶対アドレスは命令コード
中に含まれる、８ビット、１６ビットまたは２４ビット
の絶対アドレスをアドレスとしてメモリ上のアドレスを
指定する。８ビット絶対アドレスは、上位１６ビットが
１拡張される。すなわちアドレスのビット２３〜８は全
ビット１とされる。従って使用可能なアドレスはＨ’Ｆ
ＦＦＦ００〜Ｈ’ＦＦＦＦＦＦの２５６バイトである。
また、１６ビット絶対アドレスは、上位８ビットが符号
拡張される。すなわち、１６ビット絶対アドレスのビッ
ト１５が０であればアドレスのビット２３〜１６は全ビ
ット０とされ、ビット１５が１であればアドレスのビッ
ト２３〜１６は全ビット１とされる。従って使用可能な
アドレスはＨ’００００００〜Ｈ’００７ＦＦＦ及び
Ｈ’ＦＦ８０００〜Ｈ’ＦＦＦＦＦＦの６４ｋバイトで
ある。
【００４０】ＣＰＵ１は、上記の他にイミディエイト、
レジスタ直接などのアドレッシングモードを実行する
が、これらは本発明に直接は関係しないので詳細な説明
は省略する。
【００４１】下位ＣＰＵはアドレス空間が６４ｋバイト
であるため、２４ビットディスプレースメント付レジス
タ間接、２４ビットの絶対アドレスは存在しない。ま
た、プリデクリメントレジスタ間接などのロングワード
サイズも存在しない。図６乃至図８に示されるその他の
アドレッシングモードはアドレス情報の上位８ビットを
無視すれば、下位ＣＰＵがサポートするアドレシングモ
ード並びに実効アドレス計算と同一視できる。したがっ
て、ＣＰＵ１は、アドレシングモード及びアドレス計算
という点においても下位ＣＰＵと従来ＣＰＵと機能互換
である。
【００４２】図９乃至図１６には主要なアドレッシング
モードの命令の命令フォーマットを示す。
【００４３】それぞれの命令のフォーマットは、各命令
の機能及びアドレッシングモードを示すためのオペレー
ションコード部ｏｐを有し、そのオペレーションコード
部ｏｐのオペレーションコードに応じて、使用するレジ
スタを指定するためのレジスタ指定部（ｒｓ，ｒｄ，ｅ
ｒｓ，ｅｒｄ）、絶対アドレス（ａａ）、ディスプレー
スメント（ｄ）、又はイミディエイト（ｘｘ）を含んで
いる。命令フォーマットは２バイト単位とされ、レジス
タ指定部は、命令コードの第一ワードのビット７〜ビッ
ト４、ビット３〜ビット０、又は特殊形としてビット１
１〜ビット８に含まれる。前記レジスタ指定部ｒｓはバ
イト又はワードサイズのソースレジスタを指定し、前記
レジスタ指定部ｒｄはバイト又はワードサイズのディス
ティネーションレジスタを指定する。指定すべきレジス
タがバイトサイズであかワードサイズであるかはオペレ
ーションコード部のオペレーションコードによって決定
される。すなわち、１６ビットの演算を伴うオペレーシ
ョンコードに付随する場合、レジスタ指定部ｒｓ，ｒｄ
の下位側３ビットは、８本のレジスタＲ０〜Ｒ７の何れ
であるかを指定し、指定されたレジスタのうち拡張レジ
スタを利用するのか汎用レジスタを利用するのかは、当
該レジスタ指定部の残りの上位側１ビットによって指定
される。８ビットの演算を伴うオペレーションコードに
付随する場合、レジスタ指定部ｒｓ，ｒｄの下位側３ビ
ットは、８本のレジスタＲ０〜Ｒ７の何れであるかを指
定し、指定されたレジスタのうち汎用レジスタの上位側
を利用するのか下位側を利用するのかは、当該レジスタ
指定部の残りの上位側１ビットによって決定される。レ
ジスタ指定部ｅｒｓは、ロングワードサイズのソースレ
ジスタを指定し、前記レジスタ指定部ｅｒｄはロングワ
ードサイズのディスティネーションレジスタを指定す
る。４ビット確保されているレジスタ指定部ｅｒｓ，ｅ
ｒｄの最上位１ビットは命令デコードに際して実質的に
無視される。この場合に実質的に有意の３ビットで指定
するレジスタが３２ビットであることは、ロングワード
データを利用するそれ専用のオペレーションコードを新
たに追加できる場合には、そのオペレーションコードに
よって明らかにされる。その様な新たにオペレーション
コードを追加できない場合、若しくは追加することが得
策ではないと判断した場合には、後述するプリフィック
スコードを利用する。ここで、前記ロングワードデータ
を利用するそれ専用のオペレーションコードのビット数
は、下位ＣＰＵのオペレーションコードのビット数と同
じである。
【００４４】命令フォーマット中における絶対アドレス
ａａ，ディスプレースメントｄ，イミディエイトｘｘ
は、最下位ビットが偶数番めのビット０となるように命
令コードに含まれる。すなわち１６ビット以上の絶対ア
ドレスａａ，ディスプレースメントｄ，イミディエイト
ｘｘは、２バイトを単位として含まれる。このため、２
４ビットの絶対アドレスａａ，ディスプレースメントｄ
は、その先頭（上位ビット側）１バイトの領域中に所定
ビット数の予約部を含んで４バイトとされる。８ビット
の絶対アドレスａａ，ディスプレースメントｄ，イミデ
ィエイトｘｘは第一ワードのビット７〜０に含まれる。
【００４５】上記命令フォーマットによれば、命令フォ
ーマット中においてレジスタを指定する部分が命令の第
一ワードの一部分に固定されているから、命令のデコー
ド論理構成が簡単になる。更に、レジスタ指定領域の下
位側３ビットによって８本のレジスタの何れを指定する
かを決定し、指定された１本のレジスタの内の何れの領
域を使用するかを上位側１ビットで決定すると共に、当
該１ビットで決定される領域のサイズは、命令中で指定
されるデータサイズによって、換言すれば、オペレーシ
ョンコード部のオペレーションコードによって、決定さ
れるから、レジスタに格納されるデータ並びにアドレス
データが、バイト、ワード、ロングワードの数種類に亘
るときにも、レジスタ指定部のビット数を最小限に抑え
ることができる。
【００４６】下位ＣＰＵは、前記同様、２４ビットディ
スプレースメント付レジスタ間接、２４ビットの絶対ア
ドレスの２つのアドレッシングモードおよびロングワー
ドサイズの命令が存在しない。その他の命令は下位ＣＰ
ＵとＣＰＵ１で共通であり、ＣＰＵ１は下位ＣＰＵと命
令フォーマットを共通化している。
【００４７】図１７には命令フォーマット中におけるレ
ジスタ指定部のデータとそれによって指定されるレジス
タとの対応例が示される。
【００４８】レジスタ指定部はビット０〜２でレジスタ
の番号（０〜７）を指定し、ビット３は、バイトサイズ
のとき汎用レジスタＲｉの上位側か下位側か（ＲｉＨ／
ＲｉＬ）を、ワードサイズのときには汎用レジスタＲｉ
か拡張レジスタＥｉかを指定する。なお、ロングワード
サイズデータとアドレスレジスタとしての利用において
は前述のようにビット３は無視され実質的に存在しな
い。
【００４９】図１８にはＣＰＵ１の内部ブロック図が示
される。ＣＰＵ１は、主としてマイクロＲＯＭあるいは
ＰＬＡ（Ｐｌｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒ
ｒａｙ）で構成される制御部ＣＯＮＴ、前記汎用レジス
タＲ０Ｌ，Ｒ０Ｈ〜Ｒ７Ｌ，Ｒ７Ｈ、拡張レジスタＥ０
〜Ｅ７、プログラムカウンタＰＣ（ＰＣＬ，ＰＣＨ，Ｐ
ＣＥ）、コンディションコードレジスタＣＣＲなどを含
む実行部ＥＸＥ、及びレジスタ選択部ＲＥＧＳＥＬから
構成される。制御部ＣＯＮＴは命令をフェッチし、これ
を解読して、命令の実行に必要な各種制御信号を生成し
たり、命令の実行手順を制御する。レジスタ選択部ＲＥ
ＧＳＥＬは、前記命令の解読結果にしたがってレジスタ
の選択信号を生成したりする。
【００５０】実行部ＥＸＥはさらに、テンポラリレジス
タＴＲＬ，ＴＲＨ，ＴＲＥ、算術論理演算器ＡＬＵＬ，
ＡＬＵＨ，ＡＬＵＥ、リードデータバッファＲＤＢＬ，
ＲＤＢＨ，ＲＤＢＥ、ライトデータバッファＷＤＢＬ，
ＷＤＢＨ，ＷＤＢＥ、及びアドレスバッファＡＢＬ，Ａ
ＢＨ，ＡＢＥを含み、これらが３本の内部バスＡ（Ｌ，
Ｈ，Ｅ）、Ｂ（Ｌ，Ｈ，Ｅ）、Ｃ（Ｌ，Ｈ，Ｅ）、及び
セレクタ回路部ＳＥＬを介して接続されている。リード
データバッファＲＤＢＬ，ＲＤＢＨ，ＲＤＢＥは、外部
のデータバスＤ７〜Ｄ０，Ｄ１５〜Ｄ８に接続される。
ライトデータバッファＷＤＢＬ，ＷＤＢＨ，ＷＤＢＥ
は、ライトデータ出力バッファＷＤＢＯＬ，ＷＤＢＯＨ
を介して前記データバスＤ７〜Ｄ０，Ｄ１５〜Ｄ８に接
続される。算術論理演算器ＡＬＵＬ，ＡＬＵＨ，ＡＬＵ
Ｅは、命令によって指定される各種演算、プログラムカ
ウンタＰＣの加算、実効アドレスの計算などに用いられ
る。リードデータバッファＲＤＢＬ，ＲＤＢＨ，ＲＤＢ
Ｅは、ＲＯＭ２、ＲＡＭ３あるいは図示はされない外部
メモリなどからリードした命令やデータを一時的に格納
し、またライトデータバッファＷＤＢＬ，ＷＤＢＨ，Ｗ
ＤＢＥは前記ＲＯＭ２、ＲＡＭ３あるいは外部メモリな
どにライトすべきデータを一時的に格納する。これによ
ってＣＰＵ１の内部動作とＣＰＵ１外部のリード／ライ
ト動作のタイミングを調整している。アドレスバッファ
ＡＢＬ，ＡＢＨ，ＡＢＥはＣＰＵ１がリード／ライトす
るアドレスを一時的に格納する。
【００５１】特に制限はされないものの、基本的に上記
実行部ＥＸＥ内の各回路ブロックは８ビットの２ブロッ
ク及び１６ビットの１ブロックから構成されている。汎
用レジスタは８ビットの２ブロックで構成され、Ｒ０Ｈ
〜Ｒ７Ｈがビット１５〜ビット８、Ｒ０Ｌ〜Ｒ７Ｌがビ
ット７〜ビット０に対応する。汎用レジスタの更に上位
側のビット、すなわちビット３１〜ビット１６は１６ビ
ットの１ブロックの拡張レジスタＥ０〜Ｅ７が対応す
る。内部バスは、これらのビット３１〜ビット１６、ビ
ット１５〜ビット８、ビット７〜ビット０に対応して夫
々Ａ，Ｂ，Ｃが並行して設けられている。その他前記テ
ンポラリレジスタＴＲ，ＡＬＵ，リードデータバッフ
ァ，ライトデータバッファなども同様である。これらの
物理的な配置は特に制限はされない。
【００５２】このような汎用レジスタＲｉ，拡張レジス
タＥｉを設け、下位ＣＰＵとの互換性を維持しつつ、１
６Ｍバイトのアドレス空間を使用可能とした場合、下位
ＣＰＵとも、主要な演算はレジスタ間で行い、メモリと
レジスタの演算は直接行わない（すなわち１命令では行
わない）命令体系とするのが得策である。
【００５３】第１に、下位ＣＰＵが、メモリとレジスタ
間での直接的な演算をサポートして、命令体系を最適化
してある場合には、上位ＣＰＵのために新たな命令を追
加することが困難である。すなわち、メモリとレジスタ
の演算についてはメモリのアドレッシングモードと演算
の種類との組合せで決定されるオペレーションコードの
種類が飛躍的に多くなってしまい、新規のオペレーショ
ンコードを追加することが困難である。または、新規の
オペレーションコードは必然的に最適化できず、命令長
が長くなって、プログラムサイズを大きくし、ひいては
プログラムの実行効率も悪化してしまう。
【００５４】第２に、１６Ｍバイトのアドレス空間を有
効に利用するには、前記のような複雑なアドレッシング
モードが必要である。演算命令の多くにこのような複雑
なアドレッシングモードを実行可能とすると、制御部Ｃ
ＯＮＴの構成が複雑になり、論理的並びに物理的規模を
最小限とする目的に反してしまうためである。メモリの
アクセスには、前述の種々のアドレッシングモードを有
する転送命令でレジスタとのデータの転送を行い、レジ
スタ上で演算などのデータ処理を行うものとすればよ
い。汎用レジスタＲｉは８ビット長で最大１６本分とし
て使用でき、また、汎用レジスタＲｉ及び拡張レジスタ
Ｅｉは１６ビット長で最大１６本分として使用でき、あ
る処理に必要なデータはレジスタ上に置くことができ
る。或は、少なくとも、使用頻度の高いデータの大部分
はレジスタ上に置くことができる。したがって、処理プ
ログラムの増加や実行速度の低下といった不都合が発生
する場合は少ないと考えられる。
【００５５】メモリに対する演算を行う必要がある命令
としては、ビット操作命令がある。これらは、バイト単
位で割り当てられたアドレスの第ｎビットとして指定さ
れるものの、バイト単位で扱われるデータではなく、そ
れぞれのビットが独立した機能を有している。たとえ
ば、タイマの動作を制御するレジスタのような場合、第
０ビット・第１ビットでタイマのクロックを選択し、第
２ビットではタイマカウンタと比較レジスタの内容が一
致した時、タイマカウンタをクリアするかしないかを指
定し、第３ビットでは前記一致した時、割込みを発生す
るかしないかを指定するものである。これらは１ビット
単位で１にセットしたり、０にクリアしたりする必要が
ある。あるいは入力ポートの所定の１ビットが０である
か１であるかによってＣＰＵ１の処理プログラムが異な
る場合、前記１ビットのデータを判定する必要がある。
かかる１ビットデータはメモリに対して直接演算しなけ
ればならない。バイト単位で一旦レジスタに転送した後
にビット操作を行うと、前記転送とビット操作の間に割
込みが入ってしまい、例えば前記入力ポートの値が変化
してしまうような不都合が発生するためである。しかし
ながらこのようなビット操作命令の対象となるアドレス
は固定的で、複雑なアドレッシングモードは必要ではな
い。絶対アドレスと、最低限レジスタ間接を実行できれ
ばよい。しかも絶対アドレスの場合も全アドレス空間を
使用できる必要はなく、前記タイマ・入出力ポートなど
の存在するアドレス範囲にのみ使用できれば十分と考え
られる。このようなアドレス範囲の指定に使用できる絶
対アドレスは８ビットで十分である。１６ビットとすれ
ば使用可能なアドレス範囲が広がるが、命令長が長くな
り制御が複雑になってしまう。少なくとも２４ビットと
して１６Ｍバイトの全空間を使用可能としなければなら
ない場合は非常に稀であると考えられる。そこで、本実
施例におけるＣＰＵ１は、汎用レジスタのような内部の
レジスタと周辺回路の制御用レジスタのような外部レジ
スタとの間での直接的な演算のためのビット操作命令に
ついてはサポートするが、これによって、１ビット又は
数ビットのビット操作命令を直接外部周辺回路との間で
行っても、これによって制御部の規模や命令の種類が極
端に増大する虞はない。
【００５６】図１９には命令の機能とアドレシッシング
モードの組合せとの関係の一例が示される。
【００５７】同図において＃はイミディエイト、Ｒはレ
ジスタ直接、＠Ｒはレジスタ間接、＠（ｄ１６，Ｒ）及
び＠（ｄ２４，Ｒ）はディスプレースメント付きレジス
タ間接、＠−Ｒはプリデクリメントレジスタ間接、＠Ｒ
＋はポストインクリメントレジスタ間接、＠ａ８，＠ａ
１６，＠ａ２４は絶対アドレス、＠（ｄ８，ＰＣ），＠
（ｄ１６，ＰＣ）はプログラムカウンタ相対、の各アド
レシングモードを意味する。また同図においてＢはバイ
ト、Ｗはワード、Ｌはロングワードを意味する。プログ
ラムカウンタ相対は分岐命令専用である。そのほかのア
ドレシッシングモードは転送命令で使用可能である。演
算命令はイミディエイトとレジスタ直接を使用可能であ
る。但し単項演算はレジスタ直接のみである。
【００５８】図１９において、下位ＣＰＵでサポートす
るものは〇印を付してある。インクリメント・デクリメ
ントのロングワードは、下位ＣＰＵではアドレスレジス
タがワードサイズであるため、ワードサイズの演算にな
る。
【００５９】算術演算命令は前記のとおりバイト，ワー
ド，ロングワードを使用可能であるが、キャリ付き加減
算はバイトサイズのみ使用可能である。インクリメン
ト，デクリメントはレジスタをカウンタとする場合のた
めに、±１はバイト，ワード，ロングワードを使用可能
とするが、±２，±４はアドレス計算用であるため、ロ
ングワードのみを使用可能としている。論理演算命令，
シフト命令，ローテート命令は特に制限はされないもの
のバイト，ワード，ロングワードを使用可能である。こ
れは、１６Ｍバイトのアドレス空間を使用する応用の一
つとして、プリンタの文字データを扱う場合に、文字デ
ータの白黒反転や斜体等の加工にこれら命令が多用され
ると考えられるためである。逆に、６４ｋバイトのアド
レス空間のサポートする下位ＣＰＵでは、論理演算命
令，シフト命令，ローテート命令は特に制限はされない
もののバイトのみを使用可能である。
【００６０】前記の通り、主要な演算はレジスタ間で行
い、メモリとレジスタ間での直接的な演算は行わない命
令体系としても、新規のオペレーションコードの追加が
困難な場合には、例えば、ロングワードサイズの転送命
令，演算命令を、ワードサイズの相当命令に１ワードの
プリフィックスコードを追加したものとすれば、特に、
制御部の論理的・物理的規模を最低限とすることができ
る。
【００６１】図２０及び２１にはプリフィックスコード
を利用した一例命令フォーマットが示される。
【００６２】前記の通り、ディスプレースメント付レジ
スタ間接のワードサイズの命令フォーマットの前に、１
ワードのプリフィックスコードを設けて、ロングワード
サイズを表現している。プリフィックスコードは、下位
ＣＰＵの命令コードと重複しないことが必要であるか
ら、これを未定義命令のコードに相当するコードとする
のが最適である。その外に、オペランド指定フィールド
の情報を実質的に必要としないノン・オペレーション
（ＮＯＰ）命令のような命令のオペランド指定フィール
ドを所定のコードで満たしたものを、可能ならプリフィ
ックスコードとして利用することができる。
【００６３】図２２にはかかるマイクロコンピュータの
アドレスマップが示される。
【００６４】内蔵ＲＯＭはアドレスＨ’０００００から
配置され、内蔵周辺機能と内蔵ＲＡＭはＨ’ＦＦ８００
以降に配置されており、これらの間は外部空間とされ
る。内蔵周辺機能と内蔵ＲＡＭをアドレス空間の中途、
例えば、Ｈ’０Ｆ８００からＨ’０ＦＦＦＦなどに配置
することができるが、この場合には外部空間が２ヵ所に
分離され、また、内蔵ＲＯＭに書き込んだプログラムと
外部空間に存在するプログラムを連続的に使用できず、
本発明の目的に反する。従って主としてプログラム領域
とされるべき内蔵ＲＯＭと、主としてデータ領域とされ
るべき内蔵周辺機能・内蔵ＲＡＭは互いにアドレス空間
の反対に配置し、この間は連続した空間とすべきであ
る。特に内蔵ＲＯＭはスタートアドレスまたはスタート
アドレスを格納したアドレスを含む必要がある。
【００６５】なお、１６ビット絶対アドレスは上位８ビ
ットを符号拡張して、実効アドレスを生成するため、指
定範囲はＨ’００００００〜Ｈ’００７ＦＦＦおよび
Ｈ’ＦＦ８０００〜Ｈ’ＦＦＦＦＦＦであって、内蔵Ｒ
ＯＭの３２ｋバイトおよび内蔵ＲＡＭと内蔵周辺機能を
指定できる。３２ｋバイトより大きい内蔵ＲＯＭの部分
を除き、下位ＣＰＵ同様に１６ビット絶対アドレスで内
蔵機能ブロックを指定できる。従って、下位ＣＰＵから
のソフトウェアの移植を容易に行うことができる。ま
た、１６ビットディスプレースメントレジスタ間接の場
合、ディスプレースメントを基準アドレス、レジスタの
内容を相対値と解釈したときの基準アドレスの指定範囲
と一致する。
【００６６】以上の実施例においては、アドレス空間を
１６Ｍバイトとしたが、また、本発明において拡張され
た機能は必要であるが、アドレス空間は従来同様に６４
ｋバイトで十分な応用も考えられる。
【００６７】例えば、外部空間を使用せず、シングルチ
ップマイクロコンピュータの全ての端子を入出力ポート
として使用し、応用システムの実装面積を縮小したい場
合などは、内蔵領域の合計が６４ｋバイト以下であれ
ば、アドレス空間は従来同様に６４ｋバイトで問題な
い。
【００６８】かかる応用においては、ベクタのリードあ
るいはプログラムカウンタのスタックは１６ビットすな
わち２バイト単位で行なえば良く、４バイト分のアクセ
スを行なうことは無駄であり、実行時間の低下・メモリ
の利用効率低下となる。
【００６９】特に制限はされないものの、６４ｋバイト
のアドレス空間で動作するモードをミニマムモード、前
記の通り、６４ｋバイト以上のアドレス空間で動作する
モードをマキシマムモードとする。なお、これらミニマ
ムモード・マキシマムモードは図１にＭＯＤＥ１〜ＭＯ
ＤＥ３端子によって適宜指定される。
【００７０】図２３にはミニマムモード、マキシマムモ
ードでのＣＰＵの動作の相異が示される。
【００７１】前記のとおり、マキシマムモードでは、ア
ドレスの最大本数は２４ビットであり、ベクタ・例外処
理時のスタック・サブルーチンコール時のスタックはい
ずれもアドレス２４ビットを含み４バイト単位である。
【００７２】ミニマムモードでは、アドレスの最大本数
は１６ビットであり、ベクタ・サブルーチンコール時の
スタックはいずれもアドレス１６ビット分の２バイトに
縮小される。また、特に制限はされないものの、ＣＰＵ
１がアドレッシングモードとして、いわゆるポストイン
クリメントレジスタ間接・プリデクリメントレジスタ間
接を有するものとし、アドレスレジスタの更新は下位１
６ビットとする。すなわち、拡張アドレスの更新は行な
わない。ミニマムモードは、マキシマムモードに対し
て、高速化とメモリ利用効率の向上を実現できる。
【００７３】図２４にはミニマムモード、マキシマムモ
ードでのメモリ上のデータ形式が示される。
【００７４】マキシマムモードでは、ベクタは４バイト
単位で４の倍数番地を先頭にして配置される。先頭１バ
イトは予約領域で、残りの３バイトがスタートアドレス
として使用される。スタックは、例外処理時・サブルー
チンコール時とも、４バイト単位で偶数番地を先頭にし
て配置される。
【００７５】ミニマムモードでは、ベクタは２バイト単
位で偶数番地を先頭にして配置される。これらがスター
トアドレス（下位１６ビット。上位８ビットは０とみな
される。）として使用される。スタックは、例外処理時
は、４バイト単位で偶数番地を先頭にしてＣＣＲ・予約
領域とＰＣ下位１６ビットが格納される。サブルーチン
コール時は、２バイト単位で偶数番地を先頭にしてＰＣ
下位１６ビットが格納される。
【００７６】係るミニマムモードとマキシマムモードを
用意しておけば、ミニマムモードで動作するＣＰＵ１
は、オブジェクトプログラムレベルで上位互換を実現す
ることができる。
【００７７】かかるシングルチップマイクロコンピュー
タをテストすることを考えると、ミニマムモードおよび
マキシマムモードの何れにおいても、ベクタ領域を外部
メモリとすることが可能であることが望ましい。マキシ
マムモードは広いアドレスを有効に利用するため、ＲＯ
Ｍ無効拡張モードを設定すると考えられ、かかるＲＯＭ
無効拡張モードではベクタ領域が外部メモリとなるので
問題はない。しかしながら、ミニマムモードをシングル
チップモードのみとした場合には、最低限テスト用にベ
クタ領域を外部メモリとする必要がある。テスト時に
は、内蔵ＲＯＭの内容は、使用者のプログラムが格納さ
れており、製造者は利用できない。このため、ミニマム
モード／マキシマムモードのベクタ構造の切り替え機能
がテストできなくなってしまうためである。
【００７８】これに対しては、例えばテストモード時に
のみリード／ライト可能なレジスタを設け、かかるビッ
トの設定によって、ミニマムモードでかつＲＯＭ無効拡
張モードが設定できるようにすればよい。最低限、ＲＯ
Ｍ上のベクタ領域をリードしたときにデータを外部から
入力できるようにすればよい。
【００７９】上記実施例によれば以下の効果を得るもの
である。すなわち、 （１）８ビットＣＰＵの１６ビット汎用レジスタに１６
ビットの拡張レジスタを追加したような形態を以って、
全体で３２ビットのレジスタ（Ｒｉ＋Ｅｉ）を一括して
又はその一部分をアドレスレジスタとして使用するとと
もに、データレジスタとしては、３２ビット全体を１単
位として、２分割して２個の１６ビットデータレジスタ
（Ｅｉ，Ｒｉ）として、さらに１６ビットデータレジス
タの一方を２分割して２個の８ビットレジスタ（Ｒｉ
Ｈ，ＲｉＬ）として使用可能にする。そして、８ビット
レジスタとして利用するか１６ビットレジスタとして利
用するかは、オペレーションコードに含まれる、データ
情報のサイズビットによって決定する。データ情報のサ
イズが８ビット（バイト）のとき、８ビットレジスタの
上位（ＲｉＨ）・下位（ＲｉＬ）は、命令に含まれるレ
ジスタ指定フィールドの所定１ビットによって指定す
る。データ情報のサイズが１６ビット（ワード）のと
き、当該所定１ビットは、１６ビットレジスタの上位
（Ｅｉ）・下位（Ｒｉ）を指定することになる。そし
て、３２ビットレジスタ（Ｒｉ＋Ｅｉ）としての利用
は、オペレーションコードを含む命令の前置きコード
（プリフィックスコード）によって指定する。或は、下
位ＣＰＵのオペレーションコードと同一ビット数の新た
なオペレーションコードを追加して指定する。このよう
にレジスタの指定方式をも含めてＣＰＵ１のレジスタ構
成は下位ＣＰＵのレジスタ構成を包含する。これを基
に、１６ビット汎用レジスタを備える下位ＣＰＵがサポ
ートする命令実行機能をＣＰＵ１が包含する。これによ
り、下位ＣＰＵのために開発されたプログラムは、少な
くとも、ソースプログラムのレベル上位ＣＰＵ１に利用
可能になる。すなわち、少なくとも、ソースプログラム
レベルで上位互換を実現することができる。 （２）有効なアドレスのビット数と、ベクタ及びスタッ
クの単位サイズとを、前記レジスタＥｉ，Ｒｉ，Ｒｉ
Ｈ，ＲｉＬの利用形態に応じて切り替える動作モードと
して、マクシマムモードとミニマムモードを用意してお
くことにより、ミニマムモードで動作するＣＰＩ１は、
オブジェクトプログラムレベルでの上位互換を実現する
ことができる。 （３）ロングワードデータを利用する命令にプリフィッ
クスコードを採用することにより、主要な演算はレジス
タ間で行い、メモリとレジスタ間での直接的な演算は行
わない命令体系としても、新規のオペレーションコード
の追加が困難な場合に対処できると共に、制御部の論理
的・物理的規模の増大を著しく抑えることができる。 （４）プリフィックスコードとして、未定義命令のコー
ドに相当するコードを採用することにより、他のオペレ
ーションコードとの重複を完全に阻止できる。 （５）全体で３２ビットのレジスタＲｉ、Ｅｉを一括し
て或は一部をアドレスレジスタとして使用するととも
に、２分割して１６ビットデータレジスタとし、さらに
１６ビットデータレジスタの一方を８ビットレジスタと
して使用可能とすることによって、データ処理を効率良
く行ないつつ、１６Ｍバイトの広いアドレス空間を使用
することができる。 （６）命令長を２バイト単位として、２４ビット絶対ア
ドレス・ディスプレースメントを予約領域を含めて４バ
イトとすることにより、将来４Ｇバイトのアドレス空間
を使用することができる。 （７）８ビットレジスタとして利用可能なレジスタの数
と、１６ビットレジスタとして利用可能なレジスタの数
を同数とすることにより、命令長を短縮してプログラム
効率を向上することができる。 （８）命令コード中のレジスタ指定部をレジスタ全体を
指定する３ビット及びレジスタの部分を指定する１ビッ
トで構成することにより、レジスタ選択回路の論理的・
物理的規模を縮小できる。 （９）命令コード中の実効アドレス指定部の最下位ビッ
トを命令コード中のワードの最下位ビットとすることに
より、実行部及び制御部の構成を単純化し、論理的並び
に物理的規模を縮小できる。 （１０）シングルチップマイクロコンピュータ１００の
論理的並びに物理的規模を最小限として、６４ｋバイト
以上のアドレス空間を使用できる。
【００８０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００８１】例えば、ＣＰＵ１のブロック構成，レジス
タ構成，具体的な論理回路例などについては何ら限定さ
れない。レジスタのビット数あるいはレジスタの本数な
どは任意に選択することもできる。アドレッシングモー
ドと実効アドレスの計算方法についても種々変更可能で
ある。
【００８２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野シングルチッ
プマイクロコンピュータに適用した場合について説明し
たが、それに限定されるものではなく、その他のデータ
処理装置に適用可能であり、データの処理性能よりもデ
ータの規模が重要である場合などに適用することができ
る。
【００８３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００８４】（１）レジスタ指定方式も含めて下位ＣＰ
Ｕのような別のデータ処理装置のレジスタ構成、並びに
下位ＣＰＵの命令実行機能を包含することにより、下位
ＣＰＵのために開発されたプログラムは、少なくとも、
ソースプログラムのレベルで本発明に係るデータ処理装
置に利用可能になり、少なくとも、ソースプログラムレ
ベルでの上位互換を実現することができる。 （２）有効なアドレスのビット数と、ベクタ及びスタッ
クの単位サイズとを、前記レジスタの利用形態に応じて
切り替える動作モードを予め用意しておくことにより、
オブジェクトプログラムレベルでの上位互換も簡単に実
現できるようになる。 （３）８ビットＣＰＵの１６ビット汎用レジスタに１６
ビットの拡張レジスタを追加して、全体で３２ビットで
構成されるようなデータ保持手段は、データの保持には
全部、又は２分割して、或は２分割した一方を更に２分
割して使用可能であり、これによって、ソフトウェア上
並びにハードウェア上でのデータ保持手段の使い勝手が
良好になり、ひいては、データ処理装置の論理的並びに
物理的な規模の縮小を達成することができる。また、デ
ータ保持手段の全体又は一部分を使用したアドレスデー
タの保持という点に関しては、リニアに利用可能なアド
レス空間の拡張が容易になり、また、ページレジスタに
よるアドレス空間拡張技術に比べてプログラムの作成並
びにコンパイルを容易化することができる。したがっ
て、高級言語により作成されたプログラムを効率よく実
行できる。 （４）ｎビットデータの演算命令と２ｎビットデータの
演算命令とを考慮したとき、全体を２等分割して使用さ
れる部分と、２等分割された一方を更に２等分割して使
用される部分とを有するように個々のデータ保持手段を
構成すると共に、２等分割で利用される部分の全体の数
が、更に２等分割で利用される部分の全体の数と等しく
なるように、複数単位の前記データ保持手段を設けるこ
とにより、命令長を短縮してプログラム効率を向上させ
ることができる。 （５）命令の単位を、データの単位の２倍長にすること
により、将来におけるアドレス空間の拡張に容易に対応
できる。さらに、命令コード中の実効アドレス指定部の
最下位ビットを命令コード中のワードの最下位ビットに
することにより、実行手段及び制御手段の構成を単純化
し、論理的並びに物理的な規模の縮小に寄与する。 （６）データ保持手段を指定する部分が命令の単位中の
一部分に固定された命令フォーマットを採用することに
より、レジスタのような前記データ保持手段のための選
択回路若しくは命令デコード回路の論理的並びに物理的
な規模を縮小することができる。更にその場合に、前記
指定する部分を、複数単位の中から所要のデータ保持手
段を指定する領域と、一つのデータ保持手段内の何れの
部分かを指定する領域とで構成し、更に、命令中で指定
されるデータサイズに基づいて、前記データ保持手段内
の何れの部分かを指定する領域が、２等分割された何れ
の部分を指定するのか、更に２等分割された何れの部分
を指定するのかを決定するようにすることにより、デー
タ保持手段に格納されるデータ並びにアドレスデータ
が、バイト、ワード、ロングワードの数種類に亘るとき
にも、命令フォーマット中におけるレジスタ指定部のビ
ット数を最小限に抑えることができる。 （７）したがって、論理的・物理的規模の増加を最小限
としつつ、下位ＣＰＵのような別のデータ処理装置ため
に既に開発されたプログラムの一部若しくは全部を利用
可能な、下位ＣＰＵとの上位互換を実現しつつ、連続的
に使用可能なアドレス空間を相対的に広げることができ
る。
【図面の簡単な説明】
【図１】本発明の一実施例に係るシングルチップマイク
ロコンピュータのブロック図である。
【図２】下位ＣＰＵのレジスタ構成例の説明図である。
【図３】図２のＣＰＵの汎用レジスタのデータ構成を示
す説明図である。
【図４】本発明に係るデータ処理装置の一実施例である
ＣＰＵのレジスタ構成説明図である。
【図５】本実施例に係るＣＰＵのレジスタ上のデータ構
成図である。
【図６】今実施例に係るＣＰＵによるアドレシングモー
ドと実効アドレス計算方法の一例説明図である。
【図７】本実施例に係るＣＰＵによるアドレシングモー
ドと実効アドレス計算方法の他の例の説明図である。
【図８】本実施例に係るＣＰＵによるアドレシングモー
ドと実効アドレス計算方法の別の例の説明図である。
【図９】本実施例に係るＣＰＵの命令フォーマットの一
例説明図である。
【図１０】本実施例に係るＣＰＵの他の命令フォーマッ
トの説明図である。
【図１１】本実施例に係るＣＰＵのその他の命令フォー
マットの説明図である。
【図１２】本実施例に係るＣＰＵの別の命令フォーマッ
トの説明図である。
【図１３】本実施例に係るＣＰＵの更に別の命令フォー
マットの説明図である。
【図１４】本実施例に係るＣＰＵの更に他の命令フォー
マットの説明図である。
【図１５】本実施例に係るＣＰＵの更にその他の命令フ
ォーマットの説明図である。
【図１６】本実施例に係るＣＰＵの残りの一部の命令フ
ォーマットの説明図である。
【図１７】図４に示されるレジスタの指定態様に関する
説明図である。
【図１８】本実施例に係るＣＰＵの一例ブロック図であ
る。
【図１９】本実施例に係るＣＰＵの命令とアドレッシン
グモードとの組合せを示す説明図である。
【図２０】プリフィックスコードを利用した命令フォー
マットの説明図である。
【図２１】プリフィックスコードを利用した別の命令フ
ォーマットの説明図である。
【図２２】本発明の一実施例に係るマイクロコンピュー
タのアドレスマップである。
【図２３】ミニマムモードとマキシマムモードでのＣＰ
Ｕの動作の相異を示す説明図である。
【図２４】ミニマムモードとマキシマムモードでのメモ
リ上のデータ形式の相違を示す説明図である。
【符号の説明】
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ タイマ ５ ＳＣＩ １００ シングルチップマイクロコンピュータ Ｒｉ（Ｒ０Ｌ，Ｒ０Ｈ〜Ｒ７Ｌ，Ｒ７Ｈ） 汎用レジス
タ Ｅ（Ｅ０〜Ｅ７） 拡張レジスタ ＰＣ プログラムカウンタ ＳＥＬ セレクタ回路部 ＥＸＥ 実行部 ＣＯＮＴ 制御部 ＲＥＧＳＥＬ レジスタ選択回路部 ＡＢＬ，ＡＢＨ，ＡＢＥ アドレスバッファ ＡＬＵＬ，ＡＬＵＨ，ＡＬＵＥ 算術論理演算器 ＲＤＢＬ，ＲＤＢＨ，ＲＤＢＥ リードデータバッファ ＲＤＢ１，ＲＤＢ３ 第１のリードデータバッファ部分 ＲＤＢ２，ＲＤＢ４ 第２のリードデータバッファ部分 ＷＤＢＬ，ＷＤＢＨ，ＷＤＢＥ ライトデータバッファ ＷＤＢＯＬ，ＷＤＢＯＨ ライトデータ出力バッファ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 命令を所定の手順にしたがって実行する
    データ処理装置であって、 データ情報の保持には全体又は２等分割した領域を利用
    可能であり、且つ、２等分割された前記一方のビット数
    よりも多いビット数を以ってアドレス情報の保持にも利
    用可能なデータ保持手段を有し、 ２等分割した前記一方のビット数に相当するデータ保持
    手段を有する別のデータ処理装置のオペレーションコー
    ドと同一ビット数のオペレーションコードを以って、当
    該別のデータ処理装置の命令実行機能を包含した上で、
    前記データ保持手段の全体を利用する命令を実行する命
    令実行手段を備えて成るものであることを特徴とするデ
    ータ処理装置。
  2. 【請求項２】 命令を所定の手順にしたがって実行する
    データ処理装置であって、 データ情報の保持には全体又は２等分割した領域を利用
    可能であり、且つ、２等分割された前記一方のビット数
    よりも多いビット数を以ってアドレス情報の保持にも利
    用可能なデータ保持手段を有し、 ２等分割した前記一方のビット数に相当するデータ保持
    手段を有する別のデータ処理装置の命令実行機能を包含
    し、 前記データ保持手段の全体の利用は、処理の内容を指定
    するオペレーションコードを含む命令の前置きコードに
    よって指定されるものであることを特徴とするデータ処
    理装置。
  3. 【請求項３】 命令を所定の手順にしたがって実行する
    データ処理装置であって、 データ情報の保持には全体を、或は全体を２等分割した
    ２等分割領域の双方を選択的に、又は一方の２等分割領
    域を更に２等分割した４等分割領域の双方を選択的に、
    利用可能であり、且つ、前記２等分割領域のビット数よ
    りも多いビット数を以ってアドレス情報の保持にも利用
    可能なデータ保持手段を複数個有し、 前記４等分割領域を利用するか２等分割領域を利用する
    かは命令のオペレーションコードに含まれる所定の１ビ
    ットによって指定され、 何れの４等分割領域を利用するか何れの２等分割領域を
    利用するかは、命令のオペランド指定フィールドに含ま
    れる所定の１ビットによって指定され、 前記２等分割領域のビット数に相当するデータ保持手段
    を有する別のデータ処理装置の命令実行機能を包含し、 前記データ保持手段の全体の利用は、処理の内容を指定
    するオペレーションコードを含む命令の前置きコードに
    よって指定される、ものであることを特徴とするデータ
    処理装置。
  4. 【請求項４】 前記前置きコードは、未定義命令のコー
    ドに相当するコードであることを特徴とする請求項２又
    は３記載のデータ処理装置。
  5. 【請求項５】 有効なアドレスのビット数と、ベクタ及
    びスタックの単位サイズとを、前記データ保持手段の利
    用形態に応じて切り替える動作モードを備えて成るもの
    であることを特徴とする請求項１乃至４の何れか１項記
    載のデータ処理装置。
  6. 【請求項６】 演算手段をさらに含み、前記演算手段
    は、前記データ保持手段の全体に対する算術的演算を単
    位マシンサイクルで実行するものであることを特徴とす
    る請求項１乃至５の何れか１項記載のデータ処理装置。
  7. 【請求項７】 制御手段をさらに含み、前記制御手段
    は、前記データ保持手段の全体または一部分に対する算
    術的並びに論理的演算制御の全部または一部を、前記デ
    ータ保持手段とデータ処理装置外部との間では一つの命
    令で直接的に実現することを不可能とする制御論理を有
    するものであることを特徴とする請求項１乃至６の何れ
    か１項記載のデータ処理装置。
  8. 【請求項８】 前記データ処理装置が実行する命令の単
    位が、データの単位の２倍長であることを特徴とする請
    求項１乃至７の何れか１項記載のデータ処理装置。
  9. 【請求項９】 前記別のデータ処理装置が実行する命令
    のコードを、全て相当の命令として実行することを特徴
    とする請求項１乃至８の何れか１項記載のデータ処理装
    置。
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