JPH0652000A - Data transfer method - Google Patents
Data transfer methodInfo
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- JPH0652000A JPH0652000A JP4203454A JP20345492A JPH0652000A JP H0652000 A JPH0652000 A JP H0652000A JP 4203454 A JP4203454 A JP 4203454A JP 20345492 A JP20345492 A JP 20345492A JP H0652000 A JPH0652000 A JP H0652000A
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Abstract
(57)【要約】
【目的】 送信側プロセッサの異常動作による受信側プ
ロセッサのデ−タ破壊および誤デ−タの受信を確実に防
止できるようにする。
【構成】 複数のプロセッサ間でデ−タ転送を行う場合
に、送信側プロセッサ動作の正常性が確認された後に、
受信側プロセッサに転送することにより、正常性確認通
知が送られなかったときには、受信デ−タおよび書き込
みデ−タを消去するようにしている。
(57) [Abstract] [Purpose] It is possible to reliably prevent the data destruction of the receiving processor and the reception of erroneous data due to the abnormal operation of the transmitting processor. [Configuration] When data transfer is performed between multiple processors, after confirming the normality of the operation of the transmitting side processor,
By transferring to the processor on the receiving side, when the normality confirmation notification is not sent, the received data and the written data are erased.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数のプロセッサ相互
間でデ−タ転送を行う場合に、送信側プロセッサで暴走
等の異常動作が起ったときでも、受信側プロセッサでデ
−タ破壊や誤デ−タの受信を防止することができるデ−
タ転送方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention In the present invention, when data is transferred between a plurality of processors, even if an abnormal operation such as runaway occurs in the transmitting processor, the data is destroyed in the receiving processor. And data that can prevent the reception of erroneous data.
Data transfer method.
【０００２】[0002]
【従来の技術】従来、マルチプロセッサ等で複数のプロ
セッサが相互接続されている場合に、送信側プロセッサ
で暴走を始めとする異常動作が引き起されたときには、
受信側プロセッサは少し遅れてこれを検出し、転送動作
を停止する等の措置をとっていたので、停止するまでの
期間にデ−タ破壊や誤デ−タの受信等が発生するおそれ
があった。例えば、ＳＰ系（通話路系）とＣＰ系（制御
系）とを備えた交換装置において、通話路回路（ＩＦ）
からセルバッファを介して通話路回路（ＳＷ）に接続さ
れ、セルをスイッチングする装置内では、入力したセル
のヘッダを書き換える処理を行っている。この処理は、
ＳＰ系プロセッサが、入力したセルのヘッダを基に新ヘ
ッダデ−タをヘッダ変換用デ−タが記憶されているメモ
リテ−ブルを検索して行う。このヘッダ変換用デ−タ
は、時々変換される。その通知は、先ずＣＰ系プロセッ
サに通知され、次にＣＰ系プロセッサはこの通知をＳＰ
系プロセッサに通知して、テ−ブルを書き替えさせる。
ＣＰ系プロセッサは、多くの複雑なプログラムで動作し
ているので、暴走する危険性があり、ＳＰ系プロセッサ
に誤情報を通知すると、ＳＰ系のスイッチングが誤動作
を起す可能性がある。また、交換装置においては、ＳＰ
系とＣＰ系の間だけでなく、二重系プロセッサを具備す
る場合の０系と１系の系間デ−タ転送のときにも、上記
の問題が発生する。2. Description of the Related Art Conventionally, when a plurality of processors are interconnected by a multiprocessor or the like and an abnormal operation such as a runaway is caused in a transmitting side processor,
Since the receiving processor detected this with a slight delay and took measures such as stopping the transfer operation, there is a possibility that data destruction or reception of erroneous data will occur during the period until it stops. It was For example, in an exchange equipped with an SP system (call path system) and a CP system (control system), a call path circuit (IF)
Is connected to the speech path circuit (SW) via the cell buffer and switches the cell, the header of the input cell is rewritten. This process
The SP processor retrieves the new header data from the memory table in which the header conversion data is stored based on the input cell header. This header conversion data is sometimes converted. The notification is first notified to the CP processor, and then the CP processor sends this notification to the SP.
Notify the system processor to rewrite the table.
Since the CP processor operates with many complicated programs, there is a risk of runaway, and if the SP processor is notified of erroneous information, the switching of the SP processor may malfunction. In addition, in the exchange device, SP
The above problem occurs not only between the system and the CP system, but also during the data transfer between the system 0 and the system 1 when the dual processor is provided.
【０００３】図３は、従来の複数プロセッサの接続構成
図である。図３において、１は送信側プロセッサ、２は
受信側プロセッサ、３は送信側プロセッサの正常動作監
視回路、４は受信側プロセッサの正常動作監視回路、５
は蓄積回路、１０１〜１０４は通信線、１０５，１０６
は正常動作通知信号、１０７，１０８はプロセッサ停止
信号である。送信側プロセッサ１は先ず蓄積回路５に対
して転送すべきデ−タを書き込み、書き込みが終了した
時点で、受信側プロセッサ２に通知することにより、受
信側プロセッサ２から蓄積回路５にアクセスして、書き
込まれたデ−タを読み出し、これを受信プロセッサ２内
に取り込む。従来においては、送信側プロセッサ１の異
常動作から受信側プロセッサ２のデ−タを保護する方法
として、送信側プロセッサ１の動作の正常性を確認する
正常動作監視回路３を設けて、この回路３により正常性
を確認していた。すなわち、正常動作監視回路３におい
ては、送信側プロセッサ１からの正常動作通知信号１０
５を受け取ることにより正常性を確認しており、正常性
が確認できなくなると、送信側プロセッサ１に対してプ
ロセッサ停止信号１０７を送出することにより、デ−タ
転送を停止させる等の処置を行っていた。これにより、
受信側プロセッサ２のデ−タは保護されていた。また、
プロセッサの動作の正常性を確認する他の方法として
は、例えばプロセッサ正常動作監視回路３内等のプロセ
ッサ外に設置したカウンタを、プロセッサが周期的にリ
セットするようにしておき、このプロセッサが正常に動
作していない場合には、殆んどの場合、カウンタを周期
時間内にリセットできないので、カウンタがある一定時
間を過ぎてリセットされない場合には、そのプロセッサ
が正常に動作していないと判断する方法がある。FIG. 3 is a connection configuration diagram of a conventional plurality of processors. In FIG. 3, 1 is a transmitting side processor, 2 is a receiving side processor, 3 is a normal operation monitoring circuit of a transmitting side processor, 4 is a normal operation monitoring circuit of a receiving side processor, 5
Is a storage circuit, 101 to 104 are communication lines, and 105 and 106.
Is a normal operation notification signal, and 107 and 108 are processor stop signals. The transmission side processor 1 first writes the data to be transferred to the storage circuit 5, and when the writing is completed, it notifies the reception side processor 2 to access the storage circuit 5 from the reception side processor 2. , The written data is read out and taken into the receiving processor 2. Conventionally, as a method of protecting the data of the receiving side processor 2 from the abnormal operation of the transmitting side processor 1, a normal operation monitoring circuit 3 for confirming the normality of the operation of the transmitting side processor 1 is provided and this circuit 3 The normality was confirmed by. That is, in the normal operation monitoring circuit 3, the normal operation notification signal 10 from the transmitting side processor 1 is sent.
The normality is confirmed by receiving 5 and when the normality cannot be confirmed, a processor stop signal 107 is sent to the transmitting side processor 1 to take a measure such as stopping the data transfer. Was there. This allows
The data of the receiving processor 2 was protected. Also,
As another method for confirming the normality of the operation of the processor, for example, a counter installed outside the processor such as in the processor normal operation monitoring circuit 3 is periodically reset by the processor so that the processor can operate normally. In most cases, the counter cannot be reset within the cycle time when it is not operating. Therefore, if the counter does not reset after a certain period of time, it is determined that the processor is not operating normally. There is.
【０００４】[0004]
【発明が解決しようとする課題】このように、プロセッ
サの動作正常性を確認する方法を用いることにより、送
信側プロセッサの異常を殆んど検出して、異常動作時の
デ−タ転送を停止させていた。しかしながら、送信側プ
ロセッサの異常発生からデ−タ転送を停止させるまでの
間に、異常検出時間および回路動作時間による若干の時
間が必要であるため、その間の送信側プロセッサ異常動
作により受信プロセッサ側でデ−タの破壊や誤デ−タの
受信が発生してしまい、これを防止することはできなか
った。本発明の目的は、このような従来の課題を解決
し、送信側プロセッサの異常を迅速に検出でき、受信プ
ロセッサ側のデ−タの破壊や誤デ−タの受信を確実に防
止できるデ−タ転送方法を提供することにある。As described above, by using the method for confirming the operation normality of the processor, the abnormality of the transmitting side processor is almost detected, and the data transfer at the time of the abnormal operation is stopped. I was letting it. However, since some time is required due to the abnormality detection time and the circuit operation time from the occurrence of an abnormality in the transmitting side processor to the stop of the data transfer, the receiving side processor abnormally operates due to the abnormal operation of the transmitting side processor during that period. Data destruction and erroneous data reception occur, which cannot be prevented. An object of the present invention is to solve such conventional problems, to promptly detect an abnormality in a processor on the transmitting side, and to reliably prevent destruction of data on the receiving processor side and reception of erroneous data. To provide a data transfer method.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するた
め、本発明のデ−タ転送方法は、（イ）それぞれに正常
な動作を監視する回路を備えたプロセッサが複数台相互
接続され、送信側プロセッサと受信側プロセッサの間
に、送信側プロセッサから書き込み可能で、かつ受信側
プロセッサから読み出し可能なデ−タ蓄積回路が具備さ
れた複数プロセッサ間のデ−タ転送方法において、正常
動作監視回路からの正常動作確認信号をデ−タ蓄積回路
に入力されるように結線し、デ−タ蓄積回路は正常動作
確認信号が通知された場合にのみデ−タ蓄積回路内のデ
−タを受信側プロセッサにより読み出すことができるよ
うに、読み出し許可を与えることを特徴としている。ま
た、（ロ）正常動作監視回路からの正常動作確認信号
を、デ−タ蓄積回路の代りに受信側プロセッサに入力さ
れるように結線し、受信側プロセッサは正常動作確認信
号が通知された場合にのみデ−タ蓄積回路内のデ−タを
読み出すことも特徴としている。In order to achieve the above object, the data transfer method according to the present invention comprises: (a) A plurality of processors each having a circuit for monitoring a normal operation are interconnected, A normal operation monitoring circuit in a method of transferring data between a plurality of processors, comprising a data storage circuit writable by a transmission side processor and readable by a reception side processor between a side processor and a reception side processor. The normal operation confirmation signal from is connected to the data storage circuit so that the data storage circuit receives the data in the data storage circuit only when the normal operation confirmation signal is notified. It is characterized in that read permission is given so that it can be read by the side processor. (B) When the normal operation confirmation signal from the normal operation monitoring circuit is connected to the receiving processor instead of the data storage circuit, and the receiving processor is notified of the normal operation confirmation signal It is also characterized in that the data in the data storage circuit is read out only at the time.
【０００６】[0006]
【作用】本発明においては、送信側プロセッサの動作を
監視する正常動作監視回路の監視出力を用いて、蓄積回
路に向けてデ−タを送信した時点の送信側プロセッサ動
作の正常性が確認された後に、そのデ−タを受信側プロ
セッサに転送するようにしている。その場合、送信側プ
ロセッサの正常動作監視回路と蓄積回路間に正常動作確
認信号線を結線する方法と、送信側プロセッサの正常動
作監視回路と受信側プロセッサ間に正常動作確認信号線
を結線する方法の２つがある。前者の場合には、蓄積回
路は、送信側プロセッサからの転送デ−タを蓄積回路に
書き込んだ後、正常動作確認信号を受信した後に読み出
し許可を出し、従って受信側プロセッサはそれ以降に蓄
積回路から転送デ−タを読み出すことができる。また、
後者の場合には、受信側プロセッサは、送信側プロセッ
サからの転送デ−タが蓄積回路に書き込まれた後、正常
動作確認信号を受信した後に蓄積回路にアクセスして、
蓄積回路から転送デ−タを読み出す。もし、タイムアウ
ト時間内に正常動作確認信号を受信できなかったときに
は、蓄積回路に書き込まれた転送デ−タを消去する。こ
れにより、受信側プロセッサは、送信側プロセッサの異
常動作によるデ−タ破壊や誤デ−タの受信を確実に防止
することができる。According to the present invention, the normality of the operation of the transmitting side processor at the time when the data is transmitted to the storage circuit is confirmed by using the monitoring output of the normal operation monitoring circuit for monitoring the operation of the transmitting side processor. After that, the data is transferred to the receiving processor. In that case, a method of connecting a normal operation confirmation signal line between the normal operation monitoring circuit of the transmission side processor and the storage circuit, and a method of connecting a normal operation confirmation signal line between the normal operation monitoring circuit of the transmission side processor and the reception side processor There are two. In the former case, the storage circuit writes the transfer data from the transmitting side processor to the storage circuit, and then issues a read permission after receiving the normal operation confirmation signal, so that the receiving side processor causes the storage side circuit to thereafter read. The transfer data can be read from. Also,
In the latter case, the reception side processor accesses the storage circuit after receiving the normal operation confirmation signal after the transfer data from the transmission side processor is written in the storage circuit,
The transfer data is read from the storage circuit. If the normal operation confirmation signal cannot be received within the timeout time, the transfer data written in the storage circuit is erased. As a result, the receiving side processor can reliably prevent the data destruction or the erroneous data reception due to the abnormal operation of the transmitting side processor.
【０００７】[0007]
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示す複数プロセ
ッサの接続構成図である。図１において、１は送信側プ
ロセッサ、２は受信側プロセッサ、３は送信側プロセッ
サの正常動作監視回路、４は受信側プロセッサの正常動
作監視回路、５は蓄積回路であり、これら各回路を接続
する信号線は図３と同じである。図３と異なる点は、送
信側および受信側プロセッサの各正常動作監視回路３，
４から蓄積回路５に対して送出する正常動作確認信号１
０９，１１０用の信号線が設けられたことである。送信
側プロセッサ１が受信側プロセッサ２に対してデ−タを
転送するには、送信側プロセッサ１は蓄積回路５をアク
セスして、転送デ−タを順次書き込む。正常動作監視回
路３は、送信側プロセッサ１の正常性を確認したとき、
正常動作確認信号１０９を蓄積回路５に出力する。正常
動作確認信号１０９は、例えば周期的に出力される。蓄
積回路５は、正常動作確認信号１０９を受信することに
より、正常に動作するプロセッサ１から転送デ−タが出
力されていることを確認して、その正常動作確認信号１
０９の入力以前に送信側プロセッサ１から転送されたデ
−タの読み出しを許可する。受信側プロセッサ２は、転
送デ−タを受信するために蓄積回路５にアクセスし、正
常動作確認信号１０９により読み出しが許可された転送
デ−タを読み出す。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a connection configuration diagram of a plurality of processors showing an embodiment of the present invention. In FIG. 1, 1 is a transmitting side processor, 2 is a receiving side processor, 3 is a normal operation monitoring circuit of a transmitting side processor, 4 is a normal operation monitoring circuit of a receiving side processor, 5 is a storage circuit, and these circuits are connected. The signal lines used are the same as in FIG. The difference from FIG. 3 is that the normal operation monitoring circuits 3 of the processors on the transmitting side and the receiving side are
Normal operation confirmation signal 1 sent from 4 to the storage circuit 5
That is, signal lines for 09 and 110 are provided. In order for the transmitting side processor 1 to transfer data to the receiving side processor 2, the transmitting side processor 1 accesses the storage circuit 5 and sequentially writes transfer data. When the normal operation monitoring circuit 3 confirms the normality of the transmitting side processor 1,
The normal operation confirmation signal 109 is output to the storage circuit 5. The normal operation confirmation signal 109 is periodically output, for example. By receiving the normal operation confirmation signal 109, the storage circuit 5 confirms that the transfer data is output from the processor 1 operating normally, and the normal operation confirmation signal 1
Reading of the data transferred from the transmitting processor 1 before the input of 09 is permitted. The receiving processor 2 accesses the storage circuit 5 in order to receive the transfer data, and reads the transfer data whose reading is permitted by the normal operation confirmation signal 109.
【０００８】このような構成になっているため、もし、
送信側プロセッサ１に異常状態が発生し、誤ったデ−タ
を転送した場合でも、正常動作監視回路３は送信側プロ
セッサ１の異常を検出して正常動作確認信号１０９を出
力しないので、蓄積回路５はデ−タ読み出しを許可しな
い。そのため、受信側プロセッサ２が蓄積回路５にアク
セスしても、読み出すことができないので、デ−タ破壊
や誤りデ−タの転送を防止することができる。図４は、
図１における動作手順を示すシ−ケンスチャ−トであ
る。先ず、時刻ｔWにおいて、蓄積回路５に送信側プロ
セッサ１から転送デ−タを書き込む。その後、時刻Ｔ1
において、受信側プロセッサ２が蓄積回路５にデ−タ読
み出しのためにアクセスする。しかし、デ−タ書き込み
時刻ｔW以後に、正常動作確認信号１０９が蓄積回路５
に通知されていないので、蓄積回路５はリ−ドイネ−ブ
ル（読み出し許可）状態にならず、受信側プロセッサ２
はデ−タを読み出すことができない。時刻ｔ1におい
て、正常動作監視回路３から正常動作確認信号１０９が
蓄積回路５に通知されると、蓄積回路５がリ−ドイネ−
ブル状態となるため、時刻Ｔ2の受信側プロセッサ２の
アクセスにより転送デ−タを読み出すことができる。Because of the above structure, if
Even when an abnormal state occurs in the transmitting side processor 1 and erroneous data is transferred, the normal operation monitoring circuit 3 does not output the normal operation confirmation signal 109 upon detecting the abnormality in the transmitting side processor 1. 5 does not allow data read. Therefore, even if the receiving side processor 2 accesses the storage circuit 5, it cannot be read out, so that data destruction and error data transfer can be prevented. Figure 4
3 is a sequence chart showing an operation procedure in FIG. 1. First, at time t W , transfer data is written from the transmitting processor 1 to the storage circuit 5. Then, at time T 1
At, the receiving side processor 2 accesses the storage circuit 5 for reading data. However, after the data writing time t W , the normal operation confirmation signal 109 is transmitted to the storage circuit 5.
Is not notified to the receiving processor 2, the storage circuit 5 does not enter the read enable (read enable) state.
Cannot read the data. At time t 1 , when the normal operation confirmation signal 109 is sent from the normal operation monitoring circuit 3 to the storage circuit 5, the storage circuit 5 reads the read signal.
The transfer state can be read by the access of the receiving side processor 2 at the time T 2 because of the bull state.
【０００９】図５は、図１における蓄積回路の詳細ブロ
ック図である。ここでは、ダブルバッファを使用した例
を示しているが、その他のＦＩＦＯメモリやデュアルポ
−トメモリを使用しても実施可能である。３１，３２が
バッファ、３３はメモリ制御回路、１０１，１０３は送
信側プロセッサ１との間の通信線、１０２，１０４は受
信側プロセッサ２との間の通信線、１０９は正常動作監
視回路３からの確認信号通知信号線、１１０は正常動作
監視回路４からの確認信号通知信号線である。メモリ制
御回路３３は、通信線１０１を介して送信側プロセッサ
１からデ−タ転送要求が来ると、書き込みモ−ドに設定
されている一方のバッファ３１または３２にアドレス信
号２０３または２０４を送出し、通信線１０１を介して
転送されてきたデ−タをバッファ３１または３２に書き
込む。次に、正常動作監視回路３から正常動作確認信号
１０９が送られてくると、メモリ制御回路３３は、転送
デ−タの書き込み先を他方のバッファ３２または３１に
切り替える。次に、受信側プロセッサ２から読み出し要
求信号が通信線１０２を介して送られてくると、メモリ
制御回路３３はアドレス線２０５を介して書き込みを終
了した方のバッファ３１または３２にアドレス信号を送
出し、それまでに書き込まれた転送デ−タを読み出し、
通信線１０４を介して受信側プロセッサ２に転送する。
さらに、正常動作監視回路３から次の正常動作確認信号
１０９が送られてくると、メモリ制御回路３３は、転送
デ−タの書き込み先を他方のバッファ３１または３２に
切り替え、以下同じような動作を行う。FIG. 5 is a detailed block diagram of the storage circuit in FIG. Here, an example using a double buffer is shown, but it is also possible to use another FIFO memory or a dual port memory. Reference numerals 31 and 32 are buffers, 33 is a memory control circuit, 101 and 103 are communication lines with the transmitting side processor 1, 102 and 104 are communication lines with the receiving side processor 2, and 109 is from the normal operation monitoring circuit 3. Is a confirmation signal notification signal line, and 110 is a confirmation signal notification signal line from the normal operation monitoring circuit 4. When the data transfer request is received from the transmitting side processor 1 via the communication line 101, the memory control circuit 33 sends out the address signal 203 or 204 to the one buffer 31 or 32 set in the write mode. The data transferred via the communication line 101 is written in the buffer 31 or 32. Next, when the normal operation confirmation signal 109 is sent from the normal operation monitoring circuit 3, the memory control circuit 33 switches the write destination of the transfer data to the other buffer 32 or 31. Next, when a read request signal is sent from the receiving processor 2 via the communication line 102, the memory control circuit 33 sends the address signal via the address line 205 to the buffer 31 or 32 that has finished writing. Read the transfer data written so far,
Transfer to the receiving processor 2 via the communication line 104.
Further, when the next normal operation confirmation signal 109 is sent from the normal operation monitoring circuit 3, the memory control circuit 33 switches the write destination of the transfer data to the other buffer 31 or 32, and so on. I do.
【００１０】もし、転送デ−タの書き込み中にバッファ
３１または３２が満杯になりそうな場合には、メモリ制
御回路３３がこれをアドレス番号から検出して、通信線
１０３を介して送信側プロセッサ１に通知する。送信側
プロセッサ１は、この通知を受けると、デ−タ転送を一
時中断する。また、受信側プロセッサ２が転送デ−タを
読み出し中に、正常動作確認信号１０９が送られてきた
場合には、読み出しが終了するまで書き込みバッファの
切り替えを延期し、従って送信側プロセッサ１からバッ
ファへのデ−タ転送も一時中断する。図２は、本発明の
他の実施例を示す複数プロセッサの接続構成図である。
図１においては、正常動作確認信号１０９を蓄積回路５
に通知しているのに対して、図２の本実施例では、確認
動作確認信号１１１を受信側プロセッサ２に通知するよ
うに通知信号線が設けられる。図２において、受信側プ
ロセッサ２は、正常動作監視回路３から送信側プロセッ
サ１の正常動作確認信号１１１を受信すると、これを契
機として蓄積回路５をアクセスして、転送デ−タを読み
出す。ところで、交換機の装置内で行われるプロセッサ
間のデ−タ転送は、大別して２通りが考えられる。その
１つは、系間転送であり、２重化された系の間で行われ
るデ−タ転送である。また他の１つは、制御系と通話路
系の間で行われるデ−タ転送である。以下、これらの２
つの対象に、図２に示すような正常動作確認信号が受信
側プロセッサに通知される方法を適用した場合を説明す
る。If the buffer 31 or 32 is likely to become full during the writing of the transfer data, the memory control circuit 33 detects this from the address number and the processor on the transmitting side via the communication line 103. Notify 1. Upon receiving this notification, the transmitter processor 1 suspends the data transfer. Further, if the normal operation confirmation signal 109 is sent while the receiving processor 2 is reading the transfer data, the switching of the write buffer is postponed until the reading is completed, and therefore the transmitting processor 1 buffers the buffer. The data transfer to and from is also suspended. FIG. 2 is a connection configuration diagram of a plurality of processors showing another embodiment of the present invention.
In FIG. 1, the normal operation confirmation signal 109 is stored in the storage circuit 5.
In contrast to this, in the present embodiment of FIG. 2, a notification signal line is provided so as to notify the confirmation operation confirmation signal 111 to the reception side processor 2. In FIG. 2, when the reception side processor 2 receives the normal operation confirmation signal 111 of the transmission side processor 1 from the normal operation monitoring circuit 3, the reception side processor 2 accesses the storage circuit 5 to read the transfer data. By the way, there are roughly two types of data transfer between processors performed in the exchange device. One of them is inter-system transfer, which is data transfer performed between duplicated systems. The other one is data transfer performed between the control system and the communication path system. Below, these two
The case where the method of notifying the reception side processor of the normal operation confirmation signal as shown in FIG. 2 is applied to one target will be described.
【００１１】図６は、２重化された０系と１系の間のデ
−タ転送の場合の接続構成図である。１は０系プロセッ
サ、２は１系プロセッサ、３は０系プロセッサ１の正常
動作監視回路、４は１系プロセッサ２の正常動作監視回
路、７は０系プロセッサ１のメインメモリ、８は１系プ
ロセッサ２のメインメモリ、９は０系プロセッサ１の一
時蓄積メモリ、１０は１系プロセッサ２の一時蓄積メモ
リ、１１は０系のシステムバス、１２は１系のシステム
バスである。図６から明らかなように、図２に示す蓄積
回路５は、各系毎に一時蓄積メモリ９，１０として配置
されており、それぞれバス１１，１２に接続されてい
る。各正常動作監視回路３，４は、それぞれのプロセッ
サ１，２の正常動作通知１０５，１０６を受信すること
により、監視対象とするプロセッサ１，２の動作を監視
し、正常に動作していると判断する場合には正常動作確
認信号１１１，１１２を他系のプロセッサ２，１に通知
する。プロセッサ間デ−タ転送の要求等が通信線１１３
を介して送られてくると、各プロセッサ１，２は他系の
一時蓄積メモリ１０，９に対してデ−タ転送を行う。そ
の他のプロセッサ間通信も、通信線１１３を介して行わ
れる。このようにして、他系プロセッサからの転送デ−
タは、系間デ−タ転送線１１５，１１６を介してプロセ
ッサとは異なる系の一時蓄積メモリ９，１０に最初に収
容される。FIG. 6 is a connection configuration diagram in the case of data transfer between the duplicated 0-system and 1-system. 1 is a 0 system processor, 2 is a 1 system processor, 3 is a normal operation monitoring circuit of the 0 system processor 1, 4 is a normal operation monitoring circuit of the 1 system processor 2, 7 is a main memory of the 0 system processor 1, 8 is a 1 system A main memory of the processor 2, 9 is a temporary storage memory of the 0 system processor 1, 10 is a temporary storage memory of the 1 system processor 2, 11 is a 0 system bus, and 12 is a 1 system bus. As is apparent from FIG. 6, the storage circuit 5 shown in FIG. 2 is arranged as the temporary storage memories 9 and 10 for each system and connected to the buses 11 and 12, respectively. Receiving the normal operation notifications 105 and 106 of the processors 1 and 2, the normal operation monitoring circuits 3 and 4 monitor the operations of the processors 1 and 2 to be monitored and report that they are operating normally. When making a determination, the normal operation confirmation signals 111 and 112 are notified to the processors 2 and 1 of the other system. A request for data transfer between processors is sent through the communication line 113.
, The processors 1 and 2 transfer data to the temporary storage memories 10 and 9 of the other system. Other inter-processor communication is also performed via the communication line 113. In this way, the transfer data from the other processor is transferred.
The data is first stored in the temporary storage memories 9 and 10 of a system different from the processor via the inter-system data transfer lines 115 and 116.
【００１２】図７は、図６における各回路間の動作手順
を示すシ−ケンスチャ−トであり、図８および図９は、
それぞれ送信側プロセッサ、受信側プロセッサの処理動
作フロ−チャ−トである。以下、０系を送信側とし、１
系を受信側として、系間デ−タ転送を説明する。０系プ
ロセッサ１において、０系から１系に対して系間デ−タ
転送が必要になると、１系プロセッサ２に対して、プロ
セッサ間デ−タ転送のための一時蓄積メモリ１０の書き
込み領域の割り当てを要求する（ステップ１０１）。受
信側プロセッサ２は、正常動作確認信号１１１の通知を
受信することにより、この要求が正常なプロセッサから
行われたことを確認すると（ステップ２０２）、プロセ
ッサ間通信用信号線１１３を介して書き込み開始および
終了のアドレスを返送する（ステップ２０６）。０系プ
ロセッサ１は、これを受けると（ステップ１０２）、自
系のメインメモリ７をアクセスしてデ−タを読み出し、
１系プロセッサ２から通知されたアドレスに従って、１
系の一時蓄積メモリ１０にデ−タを順次書き込む（ステ
ップ１０３）。FIG. 7 is a sequence chart showing the operation procedure between the circuits in FIG. 6, and FIGS.
These are the processing operation flowcharts of the transmitting side processor and the receiving side processor, respectively. Hereinafter, the 0-system is referred to as the transmission side, and
Inter-system data transfer will be described with the system as the receiving side. In the 0-system processor 1, when inter-system data transfer is required from the 0-system to the 1-system, the 1-system processor 2 writes the write area of the temporary storage memory 10 for the inter-processor data transfer. Request allocation (step 101). Upon receiving the notification of the normal operation confirmation signal 111, the reception side processor 2 confirms that this request is made from the normal processor (step 202), and starts writing via the interprocessor communication signal line 113. And the end address are returned (step 206). When the 0-system processor 1 receives this (step 102), it accesses the main memory 7 of its own system to read the data,
1 according to the address notified from the 1-system processor 2
Data is sequentially written in the temporary storage memory 10 of the system (step 103).
【００１３】デ−タの書き込みが終了すると（ステップ
１０４）、０系プロセッサ１は、１系プロセッサ２に対
してデ−タ書き込み終了をプロセッサ間通信用信号線１
１３を介して通知する（ステップ２０８）。１系プロセ
ッサ２は、この終了通知以後に正常動作確認信号１１１
を受信すると（ステップ２０９）、デ−タ転送が正常に
行われたものと判断し、一時蓄積メモリ１０の内容を先
に０系プロセッサ１に通知した書き込み開始アドレスお
よび終了アドレスに従って読み出し、自系メインメモリ
８に転送して（ステップ２１４）、系間デ−タ転送を終
了する。これ以後、１系プロセッサ２は、自系メインメ
モリ８にアクセスすることにより、転送デ−タを読み出
すことができる。なお、正常動作確認信号待ち合わせ時
にタイムアウトになった場合には（ステップ２０３，２
０４，２１０，２１１）、０系プロセッサ１が異常動作
したものと判断し、１系プロセッサ２はプロセッサ間デ
−タ受信プロセスおよび一時蓄積メモリ１０内転送デ−
タを消去する（ステップ２０５，２１２）。また、１系
一時蓄積メモリ１０から１系メインメモリ８にデ−タを
転送する方法として、０系プロセッサ１から１系一時蓄
積メモリ１０にデ−タ転送途中であっても、１系プロセ
ッサ２が正常動作確認信号１１１を受信する毎に、１系
プロセッサ２が１系の一時蓄積メモリ１０からデ−タを
読み出す方法もある。When the writing of data is completed (step 104), the 0-system processor 1 notifies the 1-system processor 2 of the completion of data writing, and the inter-processor communication signal line 1
Notification is made via 13 (step 208). After the completion notification, the 1-system processor 2 sends the normal operation confirmation signal 111
(Step 209), it is determined that the data transfer is normally performed, and the contents of the temporary storage memory 10 are read according to the write start address and end address notified to the 0-system processor 1 in advance, and the own system is read. The data is transferred to the main memory 8 (step 214) and the inter-system data transfer is completed. After that, the 1-system processor 2 can read the transfer data by accessing the self-system main memory 8. If a time-out occurs while waiting for the normal operation confirmation signal (steps 203, 2)
04, 210, 211), it is determined that the 0-system processor 1 has malfunctioned, and the 1-system processor 2 receives the inter-processor data reception process and the transfer data in the temporary storage memory 10.
Data is erased (steps 205 and 212). As a method of transferring data from the 1-system temporary storage memory 10 to the 1-system main memory 8, even if the 1-system processor 2 is in the middle of transferring data from the 0-system processor 1 to the 1-system temporary storage memory 10. There is also a method in which the 1-system processor 2 reads data from the 1-system temporary storage memory 10 every time the normal operation confirmation signal 111 is received by the 1-system.
【００１４】図１０は、制御系と通話路系の間でデ−タ
転送が行われた場合の回路の実施例を示す図である。図
１０において、１は制御系プロセッサ、３は制御系プロ
セッサ１の正常動作監視回路、７は制御系プロセッサ１
のメインメモリ、９は制御系の一時蓄積メモリ、１１は
システムバス、１３はシステムバス１１と通話路系バス
１７とを結合するバスインタフェ−ス回路、１４はシス
テムバスアクセス回路、１５は制御系と通話路系との間
のデ−タ転送用一時蓄積メモリ、１６は通話路系バス制
御回路、１７は通話路系バス、１８は通話路系マイクロ
プロセッサ、１９は通話路系マイクロプロセッサ１８の
正常動作監視回路、２０は通話路系マイクロプロセッサ
１８内のメモリである。また、１１１，１１９は、それ
ぞれ監視回路３，１９から他系のプロセッサ１８，１に
送出される正常動作確認信号である。なお、図２におけ
る蓄積回路５は、図１０ではバスインタフェ−ス回路１
３内のデ−タ転送用一時蓄積メモリ１５として配置され
ている。このデ−タ転送用一時蓄積メモリ１５には、シ
ステムバス１１を介して制御系プロセッサ１から、また
通話路系バス１７を介して通話路系マイクロプロセッサ
１８から、アクセス可能である。この一時蓄積メモリ１
５を実現するためには、例えば、リ−ドポ−トとライト
ポ−トを少なくとも１対備えた２ポ−トＲＡＭを２つ用
いる方法、あるいはリ−ド／ライトポ−トを２つ備えた
２ポ−トリ−ド／ライトＲＡＭを用いる方法がある。FIG. 10 is a diagram showing an embodiment of a circuit when data is transferred between the control system and the communication path system. In FIG. 10, 1 is a control system processor, 3 is a normal operation monitoring circuit of the control system processor 1, and 7 is a control system processor 1.
Main memory, 9 is a control system temporary storage memory, 11 is a system bus, 13 is a bus interface circuit for connecting the system bus 11 and the communication path system bus 17, 14 is a system bus access circuit, and 15 is a control system. A temporary storage memory for data transfer between the communication path and the communication path system, 16 a communication path system bus control circuit, 17 a communication path system bus, 18 a communication path system microprocessor, and 19 a communication path system microprocessor 18. The normal operation monitoring circuit 20 is a memory in the communication path microprocessor 18. Further, 111 and 119 are normal operation confirmation signals sent from the monitoring circuits 3 and 19 to the processors 18 and 1 of the other system, respectively. The storage circuit 5 in FIG. 2 is the same as the bus interface circuit 1 in FIG.
3 is provided as a temporary storage memory 15 for data transfer. The data transfer temporary storage memory 15 is accessible from the control system processor 1 via the system bus 11 and from the communication path system microprocessor 18 via the communication path system bus 17. This temporary storage memory 1
In order to realize the method No. 5, for example, a method of using two 2-port RAMs having at least one pair of a read port and a write port, or two read / write ports is provided. There is a method of using a 2-port read / write RAM.
【００１５】図１０において、各正常動作監視回路３，
１９は、それぞれのプロセッサ１，１８の正常動作通知
１０５，１１７を受信することにより、監視対象とする
プロセッサ１，１８の動作を監視し、正常に動作してい
ると判断する場合には、正常動作確認信号１１１，１１
９により相互のプロセッサ１８，１に通知する。制御系
と通話路系間のデ−タ転送要求等でプロセッサ間通信が
必要な場合には、システムバス１１とバスインタフェ−
ス回路１３と通話路系バス１７を介して通信が行われ
る。制御系プロセッサ１からの転送デ−タおよび通話路
系マイクロプロセッサ１８からの転送デ−タは、ともに
バスインタフェ−ス回路１３内のデ−タ転送用一時蓄積
メモリ１５に最初に収容され、送信側プロセッサの正常
動作が確認されると、受信側プロセッサにより読み出さ
れる。In FIG. 10, each normal operation monitoring circuit 3,
By receiving the normal operation notifications 105 and 117 of the respective processors 1 and 18, the 19 monitors the operation of the processors 1 and 18 to be monitored, and when it judges that they are operating normally, Operation confirmation signals 111, 11
9 to notify the mutual processors 18 and 1. When communication between processors is required due to a data transfer request between the control system and the communication path system, the system bus 11 and the bus interface are connected.
Communication is performed via the communication circuit 13 and the communication path bus 17. Both the transfer data from the control system processor 1 and the transfer data from the speech path system microprocessor 18 are first accommodated in the data transfer temporary storage memory 15 in the bus interface circuit 13 and transmitted. When the normal operation of the side processor is confirmed, it is read by the reception side processor.
【００１６】図１１および図１２、図１３は、それぞれ
図１０における各回路間の動作手順を示すシ−ケンスチ
ャ−ト、および各プロセッサの処理動作フロ−チャ−ト
である。以下、制御系を送信側とし、通話路系を受信側
として、制御系から通話路系へのデ−タ転送の動作を説
明する。制御系プロセッサ１において、制御系プロセッ
サ１から通話路系マイクロプロセッサ１８にデ−タの転
送が必要になると、バスインタフェ−ス回路１３を介し
て、通話路系マイクロプロセッサ１８に対してプロセッ
サ間デ−タ転送のための一時蓄積メモリ１５の書き込み
領域の割り当てを要求する（ステップ３０１）。通話路
系マイクロプロセッサ１８は、正常動作確認信号１１１
の通知により、この要求が正常なプロセッサから行われ
たことを確認すると（ステップ４０２）、バスインタフ
ェ−ス回路１３を介して書き込み開始および終了のアド
レスを返送する（ステップ４０６）。制御系プロセッサ
１は、これを受けて（ステップ３０２）、メインメモリ
７をアクセスしてデ−タを読み出し、通話路系マイクロ
プロセッサ１８から通知されたアドレスに従って、バス
インタフェ−ス回路１３内の一時蓄積メモリ１５にデ−
タを順次書き込む（ステップ３０３）。デ−タ書き込み
が終了すると（ステップ３０４）、制御系プロセッサ１
は、バスインタフェ−ス回路１３を介して通話路系マイ
クロプロセッサ１８にデ−タ書き込みの終了を通知する
（ステップ４０８）。通話路系マイクロプロセッサ１８
は、この終了通知を受けた後に正常動作確認信号１１１
を受信すると、デ−タ転送が正常に行われたものと判断
し（ステップ４０９）、先に制御系プロセッサ１に通知
した書き込み開始アドレスおよび終了アドレスに従っ
て、一時蓄積メモリ１５の内容を読み出し、通話路系マ
イクロプロセッサ用メモリ２０に転送して、制御系から
通話路系へのデ−タ転送を終了する（ステップ４１
４）。11 and 12 and 13 are a sequence chart showing an operation procedure between the respective circuits in FIG. 10, and a processing operation flow chart of each processor. The operation of data transfer from the control system to the communication path system will be described below with the control system as the transmission side and the communication path system as the reception side. In the control system processor 1, when it is necessary to transfer data from the control system processor 1 to the speech path system microprocessor 18, an interprocessor data is sent to the speech path system microprocessor 18 via the bus interface circuit 13. -Requests allocation of the write area of the temporary storage memory 15 for data transfer (step 301). The communication path microprocessor 18 uses the normal operation confirmation signal 111
When it is confirmed that the request is made by the normal processor (step 402), the write start and end addresses are returned via the bus interface circuit 13 (step 406). In response to this (step 302), the control system processor 1 accesses the main memory 7 to read the data, and temporarily stores the data in the bus interface circuit 13 in accordance with the address notified from the speech path system microprocessor 18. Data is stored in storage memory 15.
Data are sequentially written (step 303). When the data writing is completed (step 304), the control system processor 1
Notifies the communication path microprocessor 18 via the bus interface circuit 13 of the end of data writing (step 408). Call path microprocessor 18
After receiving this end notification, the normal operation confirmation signal 111
Is received, it is determined that the data transfer has been normally performed (step 409), the contents of the temporary storage memory 15 are read out according to the write start address and end address notified to the control system processor 1 in advance, and a call is made. The data is transferred to the memory 20 for the route system microprocessor, and the data transfer from the control system to the communication system is completed (step 41).
4).
【００１７】これ以後、通話路系マイクロプロセッサ１
８は、通話路系マイクロプロセッサ用メモリ２０にアク
セスすることにより、転送デ−タを読み出すことができ
る。なお、正常動作確認信号１１１の待ち合わせ時にタ
イムアウトになった場合には（ステップ４０４，４１
１）、制御系プロセッサ１が異常動作したものと判断
し、通話路系マイクロプロセッサ１８はデ−タ受信プロ
セスおよびデ−タ転送用一時蓄積メモリ１５内転送デ−
タを消去する（ステップ４０５，４１２）。また、一時
蓄積メモリ１５から通話路系マイクロプロセッサ用メモ
リ２０にデ−タを読み出す方法としては、制御系プロセ
ッサ１から一時蓄積メモリ１５への転送デ−タ書き込み
を完了していなくても、通話路系マイクロプロセッサ１
８が正常動作確認信号１１１を受信する毎に、通話路系
マイクロプロセッサが一時蓄積メモリ１５からデ−タを
読み出す方法も可能である。なお、各実施例では、２重
化されたプロセッサ間のデ−タ転送の場合が示されてい
るが、２台のプロセッサだけに限らず、複数のプロセッ
サが設けられている場合にも勿論適用可能である。Thereafter, the speech path system microprocessor 1
8 can read the transfer data by accessing the memory 20 for the communication path microprocessor. If a time-out occurs while waiting for the normal operation confirmation signal 111 (steps 404, 41).
1), it is determined that the control system processor 1 has abnormally operated, and the speech path system microprocessor 18 transfers data in the data receiving process and the temporary transfer memory 15 for data transfer.
Data is erased (steps 405 and 412). Further, as a method for reading data from the temporary storage memory 15 to the speech path microprocessor memory 20, even if the transfer data writing from the control processor 1 to the temporary storage memory 15 is not completed, Road system microprocessor 1
It is also possible to use a method in which the communication channel microprocessor reads out data from the temporary storage memory 15 every time the communication channel 8 receives the normal operation confirmation signal 111. In each of the embodiments, the case of data transfer between the duplicated processors is shown, but the present invention is not limited to the case of the two processors and is naturally applied to the case where a plurality of processors are provided. It is possible.
【００１８】[0018]
【発明の効果】以上説明したように、本発明によれば、
複数プロセッサ相互間でデ−タ転送を行う場合、送信側
プロセッサの正常性を確認した後に初めて一時蓄積した
転送デ−タを受信側プロセッサが読み出せるようになっ
ているので、送信側プロセッサの異常を検出できれば、
送信側プロセッサの異常動作による受信プロセッサ側の
デ−タ破壊および誤デ−タの受信を確実に防止すること
ができる。As described above, according to the present invention,
When transferring data between multiple processors, the receiving processor can read the temporarily stored transfer data after confirming the normality of the sending processor. Is detected,
It is possible to reliably prevent the destruction of data on the receiving processor side and the reception of erroneous data due to the abnormal operation of the transmitting side processor.
【００１９】[0019]
【図１】本発明の一実施例を示す複数プロセッサ相互間
デ−タ転送システムの構成図である。FIG. 1 is a configuration diagram of a data transfer system between a plurality of processors showing an embodiment of the present invention.
【図２】本発明の他の実施例を示す複数プロセッサ相互
間デ−タ転送システムの構成図である。FIG. 2 is a block diagram of a data transfer system between a plurality of processors showing another embodiment of the present invention.
【図３】従来の複数プロセッサ相互間デ−タ転送システ
ムの構成図である。FIG. 3 is a configuration diagram of a conventional data transfer system between a plurality of processors.
【図４】図１における各回路間の動作手順を示すシ−ケ
ンスチャ−トである。4 is a sequence chart showing an operation procedure between each circuit in FIG.
【図５】図１における蓄積回路の詳細ブロック図であ
る。5 is a detailed block diagram of a storage circuit in FIG.
【図６】図２における構成を交換装置の系間転送に適用
した場合の構成図である。FIG. 6 is a configuration diagram when the configuration in FIG. 2 is applied to inter-system transfer of a switching device.
【図７】図６における各回路間の動作手順を示すシ−ケ
ンスチャ−トである。7 is a sequence chart showing an operation procedure between each circuit in FIG.
【図８】図６における送信側プロセッサの処理動作フロ
−チャ−トである。FIG. 8 is a processing operation flowchart of the transmitting side processor in FIG.
【図９】図６における受信側プロセッサの処理動作フロ
−チャ−トである。9 is a processing operation flowchart of the receiving side processor in FIG. 6;
【図１０】図２における構成を交換装置の制御系と通話
路系の間の転送に適用した場合の構成図である。FIG. 10 is a configuration diagram in the case where the configuration in FIG. 2 is applied to transfer between a control system of a switching device and a communication path system.
【図１１】図１０における各回路間の動作手順を示すシ
−ケンスチャ−トである。11 is a sequence chart showing an operation procedure between the circuits in FIG.
【図１２】図１０における送信側プロセッサの処理動作
フロ−チャ−トである。FIG. 12 is a processing operation flowchart of the transmitting side processor in FIG.
【図１３】図１０における受信側プロセッサの処理動作
フロ−チャ−トである。13 is a processing operation flowchart of the receiving side processor in FIG.
１ 送信側プロセッサ、制御系プロセッサ、０系プロセ
ッサ ２ 受信側プロセッサ、１系プロセッサ ３ 送信側プロセッサの正常動作監視回路、 ４ 受信側プロセッサの正常動作監視回路 ５ 蓄積回路 ７，８ メインメモリ ９，１０ 一時蓄積メモリ １１，１２ システムバス １３ バスインタフェ−ス回路 １４ システムバスアクセス回路 １５ デ−タ転送用一時蓄積メモリ １６ 通話路系バス制御回路 １７ 通話路系バス １８ 通話路系マイクロプロセッサ １９ 通話路系マイクロプロセッサの正常動作監視回路 ２０ 通話路系マイクロプロセッサ用メモリ ３１，３２ バッファメモリ ３３ メモリ制御回路 １０１〜１０４ 通信線1 transmitting side processor, control system processor, 0 type processor 2 receiving side processor, 1 type processor 3 normal operation monitoring circuit of transmitting side processor, 4 normal operation monitoring circuit of receiving side processor 5 storage circuit 7,8 main memory 9,10 Temporary storage memory 11, 12 System bus 13 Bus interface circuit 14 System bus access circuit 15 Temporary storage memory for data transfer 16 Call path bus control circuit 17 Call path bus 18 Call path microprocessor 19 Call path system Normal operation monitoring circuit of microprocessor 20 Communication channel microprocessor memory 31, 32 Buffer memory 33 Memory control circuit 101-104 Communication line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/10 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI technical display location H04L 29/10
Claims (2)
備えたプロセッサが複数台相互接続され、送信側プロセ
ッサと受信側プロセッサの間に、該送信側プロセッサか
ら書き込み可能で、かつ該受信側プロセッサから読み出
し可能なデ−タ蓄積回路が具備された複数プロセッサ間
のデ−タ転送方法において、上記正常動作監視回路から
の正常動作確認信号を上記デ−タ蓄積回路に入力される
ように結線し、該デ−タ蓄積回路は該正常動作確認信号
が通知された場合にのみ該デ−タ蓄積回路内のデ−タを
受信側プロセッサにより読み出すことができるように、
読み出し許可を与えることを特徴とするデ−タ転送方
法。1. A plurality of processors, each of which is provided with a circuit for monitoring normal operation, are interconnected, and between the transmitter processor and the receiver processor, the transmitter processor is writable and the receiver processor. In a method of transferring data between a plurality of processors equipped with a data storage circuit readable from a device, a normal operation confirmation signal from the normal operation monitoring circuit is connected so as to be input to the data storage circuit. , So that the data storage circuit can read the data in the data storage circuit by the receiving side processor only when the normal operation confirmation signal is notified.
A data transfer method characterized by giving read permission.
て、上記正常動作監視回路からの正常動作確認信号を、
デ−タ蓄積回路の代りに受信側プロセッサに入力される
ように結線し、該受信側プロセッサは該正常動作確認信
号が通知された場合にのみデ−タ蓄積回路内のデ−タを
読み出すことを特徴とするデ−タ転送方法。2. The data transfer method according to claim 1, wherein the normal operation confirmation signal from the normal operation monitoring circuit is
The connection is made so that it is inputted to the receiving side processor instead of the data accumulating circuit, and the receiving side processor reads out the data in the data accumulating circuit only when the normal operation confirmation signal is notified. And a data transfer method.
Priority Applications (1)
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|---|---|---|---|
| JP04203454A JP3138945B2 (en) | 1992-07-30 | 1992-07-30 | Data transfer method |
Applications Claiming Priority (1)
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Publications (2)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097007A1 (en) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | Memory control apparatus and memory control method |
-
1992
- 1992-07-30 JP JP04203454A patent/JP3138945B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| JP3138945B2 (en) | 2001-02-26 |
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