JPH0652058A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 仮想記憶方式を採用する計算機における仮想
アドレスから実アドレスへの変換装置 【構成】 スーパバイザアドレス変換バッファ１１は、
仮想アドレス部と実アドレス部を含むアドレス変換エン
トリを複数個備え、ユーザアドレス変換バッファ１２
は、仮想アドレス部とプロセス番号部と実アドレス部と
からなるアドレス変換エントリを複数個備える。アドレ
ス変換バッファ制御部１３は、アドレス変換時にプロセ
ッサの動作モードに従って、いずれかのアドレス変換バ
ッファからアドレス変換結果の出力するように制御す
る。 【効果】 スーパバイザアドレス変換バッファではプロ
セス番号を保持しなくてもよいのでメモリ資源を節約で
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮想記憶方式を採用す
る計算機において、プロセッサからの仮想アドレスをメ
モリへの実アドレスに変換するアドレス変換装置に関す
る。

【０００２】

【従来の技術】近年、多くの計算機において仮想記憶方
式が採用されており、これらの計算機ではアドレ変換装
置をプロセッサ内部に備え、又はプロセッサの補助装置
として備えている。仮想記憶方式を採用することは、大
容量の仮想メモリを提供することによってプログラムに
対する物理的制約（メモリ空間の制約）を著しく緩和す
る反面、プログラムが指定する仮想アドレスから実際の
メモリ上の実アドレスに変換することが必要となる。

【０００３】仮想記憶方式を採用するほとんどの計算機
では、使用して間もない仮想アドレスと実アドレスの対
を記憶しておくアドレス変換バッファを含むアドレス変
換装置を備えている。アドレス変換バッファは、内容ア
ドレスメモリ(Content Addressable Memory)を用いて、
アドレスの比較を並列に行なうことによりアドレス変換
の処理時間をプログラムの動作に影響しない程に軽減し
ている。（例えば、「情報処理」第３２巻第１２号１２
３０ページ〜１２３８ページ。）また、多くの計算機で
は、一般のユーザプログラムによってオペレーティング
システムや他のユーザプログラムが破壊されないよう
に、オペレーティングシステムが動作するスーパバイザ
モードと、ユーザプログラムが動作するユーザモードと
を設けている。

【０００４】ユーザモードでは、アドレス変換装置はユ
ーザプログラムをプロセス番号によって識別し、個々の
プロセスごとに仮想アドレスから実アドレスへのアドレ
ス変換を行なう。これにより、他のユーザプログラムを
保護している。スーパバイザモードでは、アドレス変換
装置はプロセス番号を意識することなくアドレス変換を
行なう。もし、ユーザモードのプログラムがスーパバイ
ザモード専用のメモリ空間をアクセスしようとすると、
アドレス変換装置は特権違反例外信号（又は割り込み信
号）を発生する。これにより、オペレーティングシステ
ムを保護している。

【０００５】以下図面を参照しながら、上記した従来の
アドレス変換装置の一例について説明する。図５は従来
のアドレス変換装置の構成を示す図である。図５におい
て、５１はアドレス変換バッファ、５２は出力部であ
る。図６はアドレス変換バッファ５１に格納されるアド
レス変換エントリの構成を示す。６１は有効ビットで、
１でそのアドレス変換エントリが有効、０で無効である
ことを示す。６２は仮想アドレス部、６３はプロセス番
号部、６４はスーパバイザ部で、１でスーパバイザモー
ド用アドレス変換エントリ、０でユーザモード用アドレ
ス変換エントリであることを示す。６５は実アドレス部
である。

【０００６】以上のように構成されたアドレス変換装置
について、その動作を (1)アドレス変換バッファにアド
レス変換エントリを書き込む動作、 (2)アドレス変換動
作の順に説明する。 (1) アドレス変換バッファにアドレス変換エントリを書
き込む動作 通常の命令実行時のアドレス変換においてアドレス変換
バッファ内に所望のアドレス変換エントリが存在しない
場合、アドレス変換装置からオペレーティングシステム
にアドレス変換バッファミス例外の発生が伝えられる。
オペレーティングシステムは主記憶上に設けられたアド
レス変換テーブルを検索した後、アドレス変換バッファ
へのアドレス変換エントリの書き込みを以下のように行
なう。

【０００７】アドレス変換エントリの書き込みにおい
て、オペレーティングシステムは、仮想アドレスと、プ
ロセス番号と、スーパバイザビットと、実アドレスとを
アドレス変換バッファ５１に入力する。ここでスーパバ
イザビットは、１でスーパバイザモード用アドレス、０
でユーザモード用アドレスであることを示す。アドレス
変換バッファ５１では、アドレス変換エントリのうち有
効ビット６１が０であるアドレス変換エントリが存在す
ればそのアドレス変換エントリを、これが存在しなけれ
ばＦＩＦＯアルゴリズムまたはＬＲＵアルゴリズムまた
はランダムアルゴリズムなどのうちから予め定められた
アルゴリズムに従って、置き換えるべきアドレス変換エ
ントリを選択する。選択されたアドレス変換エントリに
対して有効ビット６１には１が、仮想アドレス部６２、
プロセス番号部６３、スーパバイザ部６４と実アドレス
部６５には、それぞれオペレーティングシステムから与
えられた仮想アドレス、プロセス番号、スーパバイザビ
ットと実アドレスとが書き込まれる。

【０００８】(2) アドレス変換動作 次に、通常の命令実行時の命令アドレスやメモリアクセ
ス命令のオペランドアドレスといった仮想アドレスから
実アドレスへの変換動作について説明する。まず、プロ
セッサは仮想アドレスとプロセス番号とをアドレス変換
バッファ５１へ入力する。

【０００９】アドレス変換バッファ５１では、バッファ
内のアドレス変換エントリのうち有効ビット６１が１で
あるアドレス変換エントリにおいてはプロセッサから与
えられた仮想アドレスと仮想アドレス部６２とを比較
し、スーパバイザ部６４の値が０のアドレス変換エント
リにおいては更にプロセッサから与えられたプロセス番
号とプロセス番号部６３とを、各アドレス変換エントリ
で並列にそれぞれ比較する。比較した結果、有効ビット
６１が１で、スーパバイザ部６４の値が１で、仮想アド
レス部６２の値がプロセッサから与えられた仮想アドレ
スと一致するアドレス変換エントリが存在するか、また
は、有効ビット６１が１でスーパバイザ部６４の値が０
で、仮想アドレス部６２の値がプロセッサから与えられ
た仮想アドレスと一致し、プロセス番号部６３の値がプ
ロセッサから与えられたプロセス番号と一致するアドレ
ス変換エントリが存在すれば、有効な実アドレスに変換
できたこと（以下、ヒットという）を示す信号と一致し
たアドレス変換エントリの実アドレス部６５を出力部５
２に出力する。逆に、一致するアドレス変換エントリが
存在しなければ、有効な実アドレスに変換できなかった
こと（以下、ミスという）を示す信号を出力部５２に出
力する。出力部５２では、プロセッサの状態がユーザモ
ードであるのに、スーパバイザ部６４の値が１であるア
ドレス変換エントリにヒットした場合には、特権違反例
外を発生する。その他の場合は、アドレス変換バッファ
５１の出力であるヒットかミスかを示す信号と、ヒット
の場合の実アドレスを出力する。

【００１０】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、スーパバイザモードのアドレス変換エン
トリにも不必要なプロセス番号部を持つため、メモリ資
源を無駄にするという問題点を有していた。また、スー
パバイザモードならプロセス番号を比較せず、ユーザモ
ードならプロセス番号を比較するため、アドレス変換エ
ントリごとにスーパバイザモードかユーザモードかを区
別するビットが必要であるという問題点を有していた。

【００１１】さらに、ユーザモードにおける同一プロセ
スでの連続したアドレス変換において、本来なら不必要
であるプロセス番号の比較を毎回行なうため、プロセス
番号と仮想アドレスの両者が一致していることを判定す
る処理が必要というオーバヘッド（無駄時間）が存在す
るという問題点を有していた。本発明は上記問題点に鑑
み、メモリ資源を無駄にせず、またオーバヘッドが少な
いアドレス変換装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に本発明のアドレス変換装置は、仮想アドレスから実ア
ドレスへの変換に必要な変換情報を記憶するアドレス変
換バッファを備え、上記変換情報の構成が互いに異なる
２つ以上の動作モードを有するプロセッサからの仮想ア
ドレスを実アドレスに変換するアドレス変換装置であっ
て、上記変換情報として仮想アドレスと対応する実ドレ
スを含むアドレス変換エントリを記憶する複数のアドレ
ス変換バッファと、プロセッサからの入力されるどのモ
ードであるかを示すモード信号に基づいて、変換に用い
るアドレス変換バッファを切り換える制御部とを備え、
前記アドレス変換バッファは、異なる動作モード毎に設
けられている。

【００１３】前記２つ以上の動作モードについて、１つ
はスーパバイザモードであり、少なくとも１つはユーザ
モードであってもよい。また、複数のプロセスが動作し
うる仮想記憶方式の計算機における、プロセス番号に応
じて仮想アドレスを実アドレスに変換するアドレス変換
装置であって、各プロセス番号毎に、仮想アドレスと対
応する実アドレスを記憶する複数のアドレス変換バッフ
ァと、プロセス番号に基づいて、変換に用いるアドレス
変換バッファを切り換える制御部とを備えている。

【００１４】前記制御部は、プロセッサから与えられる
プロセスの切り換えを示すプロセス切り換え信号及びプ
ロセス番号に基づいて、アドレス変換に先立って対応す
るアドレス変換バッファに切り換えるように構成されて
いてもよい。

【００１５】

【作用】本発明は上記した手段によって、各アドレス変
換バッファは各モード毎の変換情報の違いに応じて設け
られており、制御部はモード信号に従って変換に用いる
アドレス変換バッファを切り換える制御を行う。また、
各アドレス変換バッファはプロセス番号毎に設けられて
おり、制御部はプロセッサから入力されるプロセス番号
に従って変換に用いるアドレス変換バッファを切り換え
る制御を行う。

【００１６】

【実施例】本発明の一実施例のアドレス変換装置につい
て、図面を参照しながら説明する。図１は本発明の実施
例におけるアドレス変換装置の構成図を示す。１１はス
ーパバイザアドレス変換バッファで、スーパバイザモー
ドにおける仮想アドレスと対応する実アドレスからなる
アドレス変換エントリを複数保持する。

【００１７】１２はユーザアドレス変換バッファで、ユ
ーザモードにおける仮想アドレス、プロセス番号と、対
応する実アドレスからなるアドレス変換エントリを複数
保持する。１３はアドレス変換バッファ制御部で、プロ
セッサから与えられるプロセッサ動作モード信号、スー
パバイザモード信号に従ってアドレス変換及びアドレス
変換バッファへのアドレス変換エントリの書込を制御す
る。具体的には、アドレス変換に際して、プロセッサ動
作モード信号に従って、スーパバイザモードであればス
ーパバイザアドレス変換バッファにより仮想アドレスか
ら実アドレスに、ユーザモードであればユーザアドレス
変換バッファにより仮想アドレスから実アドレスに変換
する。ここで、プロセッサ動作モード信号は、プロセッ
サの動作モードがスーパバイザモードであるかユーザモ
ードであるかを示す信号である。また、アドレス変換エ
ントリの書き込みに際して、スーパバイザモード信号に
従って、スーパバイザ用のアドレス変換エントリであれ
ばスーパバイザアドレス変換バッファに、ユーザモード
であればユーザアドレス変換バッファに、アドレス変換
エントリを書き込む。ここで、スーパバイザモード信号
は、プロセッサから与えられたアドレス変換エントリが
スーパバイザ用であるかユーザ用であるかを示す信号で
ある。

【００１８】１４は入力部で、アドレス変換エントリ書
き込み時にはプロセッサからの仮想アドレス、プロセス
番号、実アドレスとが入力され、通常のアドレス変換時
には仮想アドレス、プロセス番号等が入力される。１５
は出力部で、アドレス変換結果である実アドレスや、ア
ドレス変換エントリが存在しなかったことを示す信号
や、特権違反例外を示す信号を出力する。

【００１９】図２（ａ）はスーパバイザアドレス変換バ
ッファ１１に保持されるアドレス変換エントリの構成を
示す。２１は有効ビットで、１でそのアドレス変換エン
トリが有効、０で無効であることを示す。２２は仮想ア
ドレス部で、プログラムによって指定される仮想記憶装
置での（論理）アドレスである。２３は実アドレス部
で、実メモリでの（物理）アドレスである。

【００２０】図２（ｂ）はユーザアドレス変換バッファ
１２に保持されるアドレス変換エントリの構成を示す。
２４は有効ビットで有効ビット２１と同様、２５は仮想
アドレス部で仮想アドレス部２２と同様、２７は実アド
レス部で実アドレス部２３と同様である。２６はプロセ
ス番号部で、ユーザモードにおけるプロセスの番号を示
す。

【００２１】上記のように構成されたアドレス変換装置
について、その動作を (1.1)アドレス変換バッファへの
アドレス変換エントリの書き込み動作、(1.2) アドレス
変換動作の順に説明する。 (1.1) アドレス変換バッファへのアドレス変換エントリ
の書き込み動作 アドレス変換バッファへの書き込みは、通常のアドレス
変換においてアドレス変換バッファ内に所望のアドレス
変換エントリが存在しなかった場合に、オペレーティン
グシステムによって行われる。オペレーティングシステ
ムは、従来例と同様にプロセッサ動作モード、スーパバ
イザモード、仮想アドレス、ユーザモードの場合のプロ
セス番号、実アドレスとをアドレス変換装置に対して出
力する。アドレス変換バッファ制御部１３は、オペレー
ティングシステムから与えられたスーパバイザビットに
従って、スーパバイザモードであればスーパバイザアド
レス変換バッファ１１を選択し、ユーザモードであれば
ユーザアドレス変換バッファ１２を選択する。

【００２２】スーパバイザアドレス変換バッファ１１が
選択された場合、スーパバイザアドレス変換バッファ１
１は、有効ビット２１が０であるアドレス変換エントリ
が存在すればそのアドレス変換エントリを、存在しなけ
ればＦＩＦＯアルゴリズムまたはＬＲＵアルゴリズムま
たはランダムアルゴリズムなどに従って、置き換えるべ
きアドレス変換エントリを選択する。

【００２３】ユーザアドレス変換バッファ１２が選択さ
れた場合、ユーザアドレス変換バッファ１２は、有効ビ
ット２４を参照して、スーパバイザアドレス変換バッフ
ァ１１の場合と同じ方法で、置き換えるべきアドレス変
換エントリを選択する。そして、アドレス変換バッファ
制御部１３はオペレーティングシステムから与えられた
スーパバイザビットを入力部１４に出力することによ
り、入力部１４を制御する。入力部１４は、スーパバイ
ザビットがスーパバイザモードである場合は、スーパバ
イザアドレス変換バッファ１１のうち選択されたアドレ
ス変換エントリの有効ビット２１に１を、仮想アドレス
部２２と実アドレス部２３にはそれぞれオペレーティン
グシステムから与えられた仮想アドレスと実アドレスと
を書き込む。また、スーパバイザビットがユーザモード
である場合は、ユーザアドレス変換バッファ１２のうち
選択されたアドレス変換エントリの有効ビット２４に１
を、仮想アドレス部２５、プロセス番号部２６と実アド
レス部２７にはそれぞれオペレーティングシステムから
与えられた仮想アドレス、プロセス番号と実アドレスと
を書き込む。

【００２４】(1.2) アドレス変換動作 次に、通常の命令実行時の命令アドレスやメモリアクセ
ス命令のオペランドアドレスといった仮想アドレスから
実アドレスへの変換動作について説明する。まず、プロ
セッサは仮想アドレスとプロセス番号とを入力部１４へ
入力する。入力部１４は、スーパバイザアドレス変換バ
ッファ１１に対しては仮想アドレスを、ユーザアドレス
変換バッファ１２に対しては仮想アドレスとプロセス番
号とを、それぞれ出力する。

【００２５】スーパバイザアドレス変換バッファ１１で
は、バッファ内のアドレス変換エントリのうち有効ビッ
ト２１が１であるアドレス変換エントリを対象とし、入
力部１４から与えられた仮想アドレスと仮想アドレス部
２２とを各アドレス変換エントリで並列に比較し、一致
するアドレス変換エントリが存在すれば、ヒットである
ことを示す信号と一致したアドレス変換エントリの実ア
ドレス部２３とを、出力部１５に出力する。一致するア
ドレス変換エントリが存在しなければミスであることを
示す信号を出力部１５に出力する。

【００２６】同時に、ユーザアドレス変換バッファ１２
では、バッファ内のアドレス変換エントリのうち有効ビ
ット２４が１であるアドレス変換エントリを対象とし、
入力部１４から与えられた仮想アドレスと仮想アドレス
部２５とを、入力部１４から与えられたプロセス番号と
プロセス番号部２６とを、それぞれ各アドレス変換エン
トリで並列に比較する。仮想アドレス、プロセス番号と
も一致したアドレス変換エントリが存在すれば、ヒット
であることを示す信号と一致したアドレス変換エントリ
の実アドレス部２７を出力部１５に出力する。仮想アド
レスとプロセス番号の両方が一致するアドレス変換エン
トリが存在しなければミスであることを示す信号を出力
部１５に出力する。

【００２７】アドレス変換バッファ制御部１３はプロセ
ッサの動作モードがスーパバイザモードであるかユーザ
モードであるかを出力部１５に出力することにより、出
力部１５を制御する。出力部１５は、アドレス変換バッ
ファ制御部１３から与えられるプロセッサ動作モードに
従って、スーパバイザアドレス変換バッファ１１からの
出力とユーザアドレス変換バッファ１２からの出力のど
ちらかを、最終的なアドレス変換結果として確定し出力
する。

【００２８】スーパバイザアドレス変換バッファ１１に
おいて一致するアドレス変換エントリが存在する場合
は、アドレス変換バッファ制御部１３から出力されたプ
ロセッサ動作モードがスーパバイザモードである場合に
は、ヒットであることを示す信号とスーパバイザアドレ
ス変換バッファ１１から出力された実アドレスとを出力
し、プロセッサ動作モードがユーザモードである場合に
は、特権違反例外であることを示す信号を出力する。

【００２９】また、スーパバイザアドレス変換バッファ
１１において一致するアドレス変換エントリが存在しな
い場合で、ユーザアドレス変換バッファ１２において一
致するアドレス変換エントリが存在する場合には、プロ
セッサ動作モードにかかわらずヒットであることを示す
信号とユーザアドレス変換バッファ１２から出力された
実アドレスとを出力する。

【００３０】スーパバイザアドレス変換バッファ１１と
ユーザアドレス変換バッファ１２との両方において一致
するアドレス変換エントリが存在しない場合には、ミス
であることを示す信号を出力する。以上のように本実施
例によれば、スーパバイザアドレス変換バッファと、ユ
ーザアドレス変換を行うアドレス変換バッファからなる
ユーザアドレス変換バッファとを設けて、並列にアドレ
ス変換を行い、オペレーティングシステムに与えられた
スーパバイザビットに従ってアドレス変換の書き込みを
制御するとともに、プロセッサ動作モードに従ってアド
レス変換結果の出力を制御するアドレス変換バッファ制
御部を設ける。これによりアドレス変換エントリ毎にス
ーパバイザモードかユーザモードかを区別するビットを
持つ必要がなく、さらにスーパバイザアドレス変換バッ
ファでは不必要なプロセス番号を保持する必要がなくな
る。

【００３１】以下本発明の第２の実施例について図面を
参照しながら説明する。図３は本発明の第２の実施例を
示すアドレス変換装置の構成図である。図３において、
３１はスーパバイザアドレス変換バッファ、３２はプロ
セスアドレス変換バッファ、３３はアドレス変換バッフ
ァ制御部、３４は入力部、３５は出力部で、以上は図１
の構成と同様なものである。図１と異なるのは、ユーザ
アドレス変換バッファとしてプロセスアドレス変換バッ
ファ３２を複数個設けた点と、これらを管理するユーザ
アドレス変換バッファ管理部３６と、各プロセスアドレ
ス変換バッファ３２にプロセス番号部３７を設けた点で
ある。

【００３２】図４は本発明の第２の実施例のスーパバイ
ザアドレス変換バッファ３１及びプロセスアドレス変換
バッファ３２に格納されるアドレス変換エントリの構成
を示すものであって、４１は有効ビット、４２は仮想ア
ドレス部、４３は実アドレス部である。以上のように構
成されたアドレス変換装置について、以下図３及び図４
を用いて、(2.1) ユーザアドレス変換バッファ管理部の
動作、(2.2) アドレス変換バッファへのアドレス変換エ
ントリの書き込み動作、(2.3) アドレス変換動作の順に
説明する。

【００３３】(2.1) ユーザアドレス変換バッファ管理部
の動作 まず、ユーザアドレス変換バッファ管理部３６の動作に
ついて説明する。ユーザアドレス変換バッファ管理部３
６は、複数あるプロセスアドレス変換バッファ３２のそ
れぞれが有効であるかどうかと、現在のアドレス変換に
用いるプロセスアドレス変換バッファ３２（以下、現在
のプロセスアドレス変換バッファと呼ぶ）はどれである
かということを管理する。プロセスアドレス変換バッフ
ァ３２が有効であるとは使用し得るということであり、
無効であるとは使用し得ないということである。例え
ば、プロセスが終了したとき、そのプロセス用のプロセ
スアドレス変換バッファは無効となる。また、現在のプ
ロセスアドレス変換バッファはただ一つのプロセスアド
レス変換バッファ３２であり、プロセッサのプロセス番
号が変更されるのと同期して変更される。つまり、プロ
セスの切り換え時にプロセッサから通知されるプロセス
切り換え信号及びプロセス番号に従って書き換えられ
る。

【００３４】ユーザアドレス変換バッファ管理部３６
は、まず有効な各プロセスアドレス変換バッファ３２の
プロセス番号部３７とプロセッサから与えられたプロセ
ス番号とを比較し、一致するものがあれば、一致したプ
ロセスアドレス変換バッファ３２を選択し、選択された
プロセスアドレス変換バッファ３２を現在のプロセスア
ドレス変換バッファと記憶する。プロセス番号が一致す
る有効なプロセスアドレス変換バッファ３２が存在せ
ず、有効でないプロセスアドレス変換バッファ３２が存
在すれば、何らかの方法で一つの有効でないプロセスア
ドレス変換バッファ３２を選択し、選択されたプロセス
アドレス変換バッファ３２を現在のプロセスアドレス変
換バッファと記憶すると共に、選択されたユーザアドレ
ス変換バッファを有効とし、プロセス番号部３７にプロ
セッサから与えられたプロセス番号を格納する。また、
プロセス番号が一致する有効なプロセスアドレス変換バ
ッファ３２が存在せず、有効でないプロセスアドレス変
換バッファ３２が存在しなければ、全ユーザアドレス変
換バッファから、ＦＩＦＯアルゴリズムまたはＬＲＵア
ルゴリズムまたはランダムアルゴリズムなどのうちから
予め定められたアルゴリズムに従って、一つのプロセス
アドレス変換バッファ３２を選択し、選択されたプロセ
スアドレス変換バッファ３２を現在のプロセスアドレス
変換バッファと記憶すると共に、プロセス番号部３７に
プロセッサから与えられたプロセス番号を格納し、選択
されたプロセスアドレス変換バッファ３２内の全アドレ
ス変換エントリの有効ビット４１を０にする。

【００３５】(2.2) アドレス変換バッファへのアドレス
変換エントリの書き込み動作 次にアドレス変換バッファへのアドレス変換エントリの
書き込みについて説明する。その動作が第１の実施例と
異なるのは、オペレーティングシステムから与えられる
スーパバイザビットがユーザモードの場合の、プロセス
アドレス変換バッファ３２の選択方法と、選択されたユ
ーザアドレス変換バッファのアドレス変換エントリへの
書き込みである。スーパバイザビットがユーザモードの
場合、アドレス変換バッファ制御部３３は、ユーザアド
レス変換バッファ管理部３６が記憶している現在のプロ
セスアドレス変換バッファ３２を選択する。選択された
プロセスアドレス変換バッファ３２は、第１の実施例と
同じ方法で一つのアドレス変換エントリを選択し、入力
部３４は選択されたアドレス変換エントリの有効ビット
４１には１を、仮想アドレス部４２と実アドレス部４３
には、オペレーティングシステムから与えられた仮想ア
ドレスと実アドレスをそれぞれ書き込む。以上説明した
動作以外のアドレス変換バッファへのアドレス変換エン
トリの書き込み動作は、第１の実施例と同じである。

【００３６】(2.3) アドレス変換動作 最後に、通常の命令実行時の命令アドレスやメモリアク
セス命令のオペランドアドレスの仮想アドレスから実ア
ドレスへの変換動作について説明する。その動作が第１
の実施例と異なるのは、入力部３４はスーパバイザアド
レス変換バッファ３１とユーザアドレス変換バッファ管
理部３６が記憶している現在のプロセスアドレス変換バ
ッファ３２へ仮想アドレスをそれぞれ出力する。現在の
プロセスアドレス変換バッファ３２でのアドレス変換エ
ントリの検索動作と出力部３５への出力動作は、第１の
実施例のスーパバイザアドレス変換バッファ１１でのア
ドレス変換エントリの動作と同じで、有効ビット４１が
１であるアドレス変換エントリを対象として、入力部３
４から与えられた仮想アドレスと仮想アドレス部４２と
の比較により行なう。その他の、スーパバイザアドレス
変換バッファ３１でのアドレス変換エントリの検索と出
力部３５への出力動作と、アドレス変換バッファ制御部
３３の出力部３５に対する制御動作と、出力部３５のア
ドレス変換結果の出力動作は、第１の実施例と同じであ
る。

【００３７】以上のように、プロセス番号部を備えたユ
ーザアドレス変換バッファを複数設け、プロセッサのプ
ロセス番号に対応するユーザアドレス変換バッファを管
理するユーザアドレス変換バッファ管理部を設けること
により、ユーザアドレス変換バッファのアドレス変換エ
ントリにプロセス番号部を備える必要がなくなる。ま
た、プロセス切替え時に現在のプロセスアドレス変換バ
ッファを切替えることにより、アドレス変換時にプロセ
ス番号の比較をする必要がないのでプロセス番号と仮想
アドレスの両者が一致していることを判定する処理が不
要になり無駄時間を低減できる。

【００３８】なお、第１の実施例及び第２の実施例にお
いて、実アドレス部２３、２７及び４３の内容を実メモ
リアドレスとしたが、実メモリアドレスに加えてアクセ
ス制御等に用いるメモリ属性を含め、出力部１５及び３
５でさらに詳細なアクセス制御を行なってもよい。

【００３９】

【発明の効果】以上説明してきたように本発明によれ
ば、スーパバイザアドレス変換バッファと、ユーザアド
レス変換バッファと、アドレス変換バッファ制御部を設
けることにより、アドレス変換エントリごとに、スーパ
バイザアドレス変換バッファでは不必要なプロセス番号
を保持しなくてもよく、また、スーパバイザモードかユ
ーザモードかを区別するビットを持つ必要がなくなるの
でメモリ資源の無駄を低減するという効果がある。

【００４０】また、プロセス番号部を備えた複数のプロ
セスアドレス変換バッファと、ユーザアドレス変換バッ
ファ管理部を設けることにより、ユーザアドレス変換バ
ッファの各アドレス変換エントリにもプロセス番号を保
持する必要がなくなるのでメモリ資源の無駄を低減する
という効果がある。さらに、プロセス切り換え時に予め
プロセスアドレス変換バッファを切り換えることによ
り、アドレス変換時にプロセス番号の比較をしなくても
よいのでプロセス番号と仮想アドレスの両者が一致して
いることを判定する処理が不要になりオーバヘッド（無
駄時間）を低減するという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるアドレス変換装
置の構成図である。

【図２】（ａ）は同実施例におけるスーパバイザアドレ
ス変換バッファのアドレス変換エントリの構成図であ
る。（ｂ）は同実施例におけるユーザアドレス変換バッ
ファのアドレス変換エントリの構成図である。

【図３】本発明の第２の実施例におけるアドレス変換装
置の構成図である。

【図４】同実施例におけるアドレス変換エントリの構成
図である。

【図５】従来のアドレス変換装置の構成図である。

【図６】従来のアドレス変換エントリの構成図である。

【符号の説明】

１１ スーパバイザアドレス変換バッファ １２ ユーザアドレス変換バッファ １３ アドレス変換バッファ制御部 １４ 入力部 １５ 出力部 ２１ 有効ビット ２２ 仮想アドレス部 ２３ 実アドレス部 ２４ 有効ビット ２５ 仮想アドレス部 ２６ プロセス番号部 ２７ 実アドレス部 ３１ スーパバイザアドレス変換バッファ ３２ プロセスアドレス変換バッファ ３３ アドレス変換バッファ制御部 ３４ 入力部 ３５ 出力部 ３６ ユーザアドレス変換バッファ管理部 ３７ プロセス番号部 ４１ 有効ビット ４２ 仮想アドレス部 ４３ 実アドレス部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 仮想アドレスから実アドレスへの変換に
   必要な変換情報を記憶するアドレス変換バッファを備
   え、上記変換情報の構成が互いに異なる２つ以上の動作
   モードを有するプロセッサからの仮想アドレスを実アド
   レスに変換するアドレス変換装置であって、 上記変換情報として仮想アドレスと対応する実ドレスを
   含むアドレス変換エントリを記憶する複数のアドレス変
   換バッファと、 プロセッサからの入力されるどのモードであるかを示す
   モード信号に基づいて、変換に用いるアドレス変換バッ
   ファを切り換える制御部とを備え、 前記アドレス変換バッファは、異なる動作モード毎に設
   けられていることを特徴とするアドレス変換装置。
2. 【請求項２】 前記２つ以上の動作モードについて、 １つはスーパバイザモードであり、少なくとも１つはユ
   ーザモードであることを特徴とする請求項１記載のアド
   レス変換装置。
3. 【請求項３】 複数のプロセスが動作しうる仮想記憶方
   式の計算機における、プロセス番号に応じて仮想アドレ
   スを実アドレスに変換するアドレス変換装置であって、 各プロセス番号毎に、仮想アドレスと対応する実アドレ
   スを記憶する複数のアドレス変換バッファと、 プロセス番号に基づいて、変換に用いるアドレス変換バ
   ッファを切り換える制御部とを備えたことを特徴とする
   アドレス変換装置。
4. 【請求項４】 前記制御部は、プロセッサから与えられ
   るプロセスの切り換えを示すプロセス切り換え信号及び
   プロセス番号に基づいて、アドレス変換に先立って対応
   するアドレス変換バッファに切り換えるように構成され
   ていることを特徴とする請求項３記載のアドレス変換装
   置。