JPH0652248A - ファンアウト調整方式 - Google Patents
ファンアウト調整方式Info
- Publication number
- JPH0652248A JPH0652248A JP4207657A JP20765792A JPH0652248A JP H0652248 A JPH0652248 A JP H0652248A JP 4207657 A JP4207657 A JP 4207657A JP 20765792 A JP20765792 A JP 20765792A JP H0652248 A JPH0652248 A JP H0652248A
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- JP
- Japan
- Prior art keywords
- fan
- adjustment
- information
- value
- circuit diagram
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Abstract
(57)【要約】
【目的】階層設計された回路図の階層間にまたがって信
号系列毎にファンアウト条件を満たすように調整をす
る。 【構成】調整順設定手段１４１は階層情報を参照して下
位階層からファンアウト調整を行うように順番を設定す
る。ファンアウト情報入出力手段１４２は階層間のファ
ンイン値，ファンアウト値の受け渡しをするファンアウ
ト情報１３３の入出力をする。ファンアウト調整手段１
４３はファンアウト条件を満たすようにチェックし、バ
ッファを挿入して調整する。
号系列毎にファンアウト条件を満たすように調整をす
る。 【構成】調整順設定手段１４１は階層情報を参照して下
位階層からファンアウト調整を行うように順番を設定す
る。ファンアウト情報入出力手段１４２は階層間のファ
ンイン値，ファンアウト値の受け渡しをするファンアウ
ト情報１３３の入出力をする。ファンアウト調整手段１
４３はファンアウト条件を満たすようにチェックし、バ
ッファを挿入して調整する。
Description
【０００１】
【産業上の利用分野】本発明はファンアウト調整方式に
関し、特に階層設計された回路図を調整するファンアウ
ト調整方式に関する。
関し、特に階層設計された回路図を調整するファンアウ
ト調整方式に関する。
【０００２】
【従来の技術】従来この種のファンアウト調整方式は、
階層間のインタフェースを考慮せずに下位階層，上位階
層を別々にファンアウト調整しているので、上位階層で
ファンアウト調整を行う場合には、下位階層シンボルの
ピンに人手でファンイン（以下Ｆ／Ｉ）値，ファンアウ
ト（以下Ｆ／Ｏ）値を設定することにより、そのシンボ
ルに接続されるネットのファンアウト条件を満たすよう
に調整していた。
階層間のインタフェースを考慮せずに下位階層，上位階
層を別々にファンアウト調整しているので、上位階層で
ファンアウト調整を行う場合には、下位階層シンボルの
ピンに人手でファンイン（以下Ｆ／Ｉ）値，ファンアウ
ト（以下Ｆ／Ｏ）値を設定することにより、そのシンボ
ルに接続されるネットのファンアウト条件を満たすよう
に調整していた。
【０００３】
【発明が解決しようとする課題】この従来のファンアウ
ト調整方式では、上位階層のファンアウト調整を行う時
に人手でＦ／Ｉ値，Ｆ／Ｏ値を設定しているため、下位
階層のＦ／Ｉ値，Ｆ／Ｏ値との不一致が起こって正しく
ファンアウト調整ができないことになり、回路図の品質
が低下するとう問題点があった。
ト調整方式では、上位階層のファンアウト調整を行う時
に人手でＦ／Ｉ値，Ｆ／Ｏ値を設定しているため、下位
階層のＦ／Ｉ値，Ｆ／Ｏ値との不一致が起こって正しく
ファンアウト調整ができないことになり、回路図の品質
が低下するとう問題点があった。
【０００４】
【課題を解決するための手段】本発明のファンアウト調
整方式は、電子回路図の回路動作を保障するために行う
ファンアウト調整方式において、階層設計された回路図
について下位階層から調整した結果を前記上位階層に反
映させてファンアウト調整する階層間ファンアウト調整
手段を備えている。
整方式は、電子回路図の回路動作を保障するために行う
ファンアウト調整方式において、階層設計された回路図
について下位階層から調整した結果を前記上位階層に反
映させてファンアウト調整する階層間ファンアウト調整
手段を備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のファンアウト調整方式の一実施例を
示すブロック図、図２は図１における階層間ファンアウ
ト調整装置の動作を説明するためのフローチャート、図
３は階層設計された一例の回路図、図４（ａ），（ｂ）
は図３における最下位階層の回路図のファンアウト調整
前，後を示す図、図５（ａ），（ｂ）は図３における階
層の回路図のファンアウト調整前，後を示す図である。
る。図１は本発明のファンアウト調整方式の一実施例を
示すブロック図、図２は図１における階層間ファンアウ
ト調整装置の動作を説明するためのフローチャート、図
３は階層設計された一例の回路図、図４（ａ），（ｂ）
は図３における最下位階層の回路図のファンアウト調整
前，後を示す図、図５（ａ），（ｂ）は図３における階
層の回路図のファンアウト調整前，後を示す図である。
【０００６】本実施例では図１に示すように、入出力装
置１１０と、演算処理装置１２０と、データ記憶装置１
３０と、階層間ファンアウト調整装置１４０とからな
る。
置１１０と、演算処理装置１２０と、データ記憶装置１
３０と、階層間ファンアウト調整装置１４０とからな
る。
【０００７】データ記憶装置１３０は論理回路図を表現
した回路情報１３１と、その回路情報の階層関係を表現
した階層情報１３２と、下位階層のファンアウト調整結
果を表現しておくファンアウト情報１３３とからなる。
した回路情報１３１と、その回路情報の階層関係を表現
した階層情報１３２と、下位階層のファンアウト調整結
果を表現しておくファンアウト情報１３３とからなる。
【０００８】また、階層間ファンアウト調整装置１４０
は調整順設定手段１４１と、ファンアウト情報入出力手
段１４２と、ファンアウト調整手段１４３とを有してお
り、バードウェアおよびソフトウェアにより実現され
る。調整順設定手段１４１は階層情報１３２より下位階
層からファンアウト調整をするように順番を設定する。
ファンアウト情報入出力手段１４２は下位階層の調整結
果をファンアウト情報１３３として出力し、上位階層で
その結果を設定するための情報を入力する。また、ファ
ンアウト調整手段１４３は下位に階層がある場合は下位
階層のファンアウト調整結果を入力し、ファンアウト条
件をチェックして条件を満たすようにバッファ素子を挿
入し、ファンアウト調整して上位に階層がある場合はそ
の結果を出力する。
は調整順設定手段１４１と、ファンアウト情報入出力手
段１４２と、ファンアウト調整手段１４３とを有してお
り、バードウェアおよびソフトウェアにより実現され
る。調整順設定手段１４１は階層情報１３２より下位階
層からファンアウト調整をするように順番を設定する。
ファンアウト情報入出力手段１４２は下位階層の調整結
果をファンアウト情報１３３として出力し、上位階層で
その結果を設定するための情報を入力する。また、ファ
ンアウト調整手段１４３は下位に階層がある場合は下位
階層のファンアウト調整結果を入力し、ファンアウト条
件をチェックして条件を満たすようにバッファ素子を挿
入し、ファンアウト調整して上位に階層がある場合はそ
の結果を出力する。
【０００９】続いて本実施例の動作について図１，図２
と、具体例を示す図３，〜図５を用いて説明する。図３
に示す階層設計された回路図では、ＡＡＡ，〜ＤＤＤは
階層マクロシンボルであり、回路図名と一致している。
図４，図５はそれぞれ図３における階層マクロシンボル
ＤＤＤ，ＢＢＢの回路図であり、図４（ａ），図５
（ａ）はファン調整前の回路図、図４（ｂ），図５
（ｂ）はファンアウト調整後の回路図である。ここで
ａ，〜ｙは回路シンボルを、Ｔ１，〜Ｔ３は図４では端
子を、図５では図４に対応するシンボルピンを、ＮＥＴ
×××はシンボル間を接続する信号線の信号名を、回路
シンボル近傍に記されている数字はそのシンボルピンに
設定されているＦ／Ｉ値またはＦ／Ｏ値を表している。
と、具体例を示す図３，〜図５を用いて説明する。図３
に示す階層設計された回路図では、ＡＡＡ，〜ＤＤＤは
階層マクロシンボルであり、回路図名と一致している。
図４，図５はそれぞれ図３における階層マクロシンボル
ＤＤＤ，ＢＢＢの回路図であり、図４（ａ），図５
（ａ）はファン調整前の回路図、図４（ｂ），図５
（ｂ）はファンアウト調整後の回路図である。ここで
ａ，〜ｙは回路シンボルを、Ｔ１，〜Ｔ３は図４では端
子を、図５では図４に対応するシンボルピンを、ＮＥＴ
×××はシンボル間を接続する信号線の信号名を、回路
シンボル近傍に記されている数字はそのシンボルピンに
設定されているＦ／Ｉ値またはＦ／Ｏ値を表している。
【００１０】先ず図３のような階層設計された回路情報
１３１がデータ記憶装置１３０に記憶されている。また
この回路情報１３１の階層関係を記した階層情報１３２
もデータ記憶装置１３０に記憶されている。この階層情
報１３２から下位の階層から逆順に調整するように順番
を設定する。ここでは回路図ＤＤＤ，ＢＢＢ，ＣＣＣ，
ＡＡＡの順となる（ステップ２１）。次にステップ２１
で設定された順に回路情報１３１を入力する。
１３１がデータ記憶装置１３０に記憶されている。また
この回路情報１３１の階層関係を記した階層情報１３２
もデータ記憶装置１３０に記憶されている。この階層情
報１３２から下位の階層から逆順に調整するように順番
を設定する。ここでは回路図ＤＤＤ，ＢＢＢ，ＣＣＣ，
ＡＡＡの順となる（ステップ２１）。次にステップ２１
で設定された順に回路情報１３１を入力する。
【００１１】最初に入力される回路図ではＤＤＤで、図
４（ａ）のような構成になっている（ステップ２２）。
この図面から信号線（ネット）毎に信号系列内の情報を
抽出する（ステップ２３）。ＮＥＴＡの系列からは端子
Ｔ１と回路シンボルａ，〜ｄを得る。この系列内には下
位階層がないためステップ２５はスキップする（ステッ
プ２４）。ここで系列内で出力源となる端子Ｔ１をＦ／
Ｏ源とし、各シンボルピンのＦ／Ｉ値を求める（ステッ
プ２６）。求めたＦ／Ｉ値，Ｆ／Ｏ値を次のファンアウ
ト条件式に当てはめ、条件を満たしていない場合はバッ
ファを系列内に挿入して条件を満たすように設定する
（ステップ２７）。
４（ａ）のような構成になっている（ステップ２２）。
この図面から信号線（ネット）毎に信号系列内の情報を
抽出する（ステップ２３）。ＮＥＴＡの系列からは端子
Ｔ１と回路シンボルａ，〜ｄを得る。この系列内には下
位階層がないためステップ２５はスキップする（ステッ
プ２４）。ここで系列内で出力源となる端子Ｔ１をＦ／
Ｏ源とし、各シンボルピンのＦ／Ｉ値を求める（ステッ
プ２６）。求めたＦ／Ｉ値，Ｆ／Ｏ値を次のファンアウ
ト条件式に当てはめ、条件を満たしていない場合はバッ
ファを系列内に挿入して条件を満たすように設定する
（ステップ２７）。
【００１２】ファンアウト条件式は、ファンアウト値≧
ファイン値の和上述の例のＮＥＴＡでは、４＜２＋２＋
２＋２であるため条件を満たしていないので、バッファ
ｊ，ｋを挿入して条件を満たすように調整する。同様に
ＮＥＴＢにおいても調整を行うが、この系列内の端子Ｔ
２にはＦ／Ｉ値が設定されていないが、内部のシンボル
とは１：１で接続されているため調整は行わない。同様
にＮＥＴＣにおいても、系列内の端子Ｔ３にはＦ／Ｉ値
が設定されていないが、内部と多数接続されているため
内部と分けるためバッファｌを挿入する。その後上述と
同様に系列内を調整する。
ファイン値の和上述の例のＮＥＴＡでは、４＜２＋２＋
２＋２であるため条件を満たしていないので、バッファ
ｊ，ｋを挿入して条件を満たすように調整する。同様に
ＮＥＴＢにおいても調整を行うが、この系列内の端子Ｔ
２にはＦ／Ｉ値が設定されていないが、内部のシンボル
とは１：１で接続されているため調整は行わない。同様
にＮＥＴＣにおいても、系列内の端子Ｔ３にはＦ／Ｉ値
が設定されていないが、内部と多数接続されているため
内部と分けるためバッファｌを挿入する。その後上述と
同様に系列内を調整する。
【００１３】次に、この回路図は上位で使用しているた
め（ステップ２８でＹｅｓ）、上位との切り口となる端
子のファンアウト調整結果を上位でのシンボルのＦ／Ｉ
値，Ｆ／Ｏ値として、つまり入力端子はＦ／Ｉ値，出力
端子はＦ／Ｏ値をファンアウト情報１３３へ出力する
（ステップ２９）。ここではＴ１はＦ／Ｉ値“４”，Ｔ
２はＦ／Ｏ値“４”，Ｔ３はＦ／Ｏ値“４”と出力す
る。以下で回路図ＤＤＤのファンアウト調整ができたこ
とになる。
め（ステップ２８でＹｅｓ）、上位との切り口となる端
子のファンアウト調整結果を上位でのシンボルのＦ／Ｉ
値，Ｆ／Ｏ値として、つまり入力端子はＦ／Ｉ値，出力
端子はＦ／Ｏ値をファンアウト情報１３３へ出力する
（ステップ２９）。ここではＴ１はＦ／Ｉ値“４”，Ｔ
２はＦ／Ｏ値“４”，Ｔ３はＦ／Ｏ値“４”と出力す
る。以下で回路図ＤＤＤのファンアウト調整ができたこ
とになる。
【００１４】次に図５に示す回路図ＢＢＢのファンアウ
ト調整を行うが、ステップ２４でＢＢＢは下位階層ＤＤ
Ｄを有すると判断され、そのシンボルピンのＦ／Ｉ，Ｆ
／Ｏ値はファンアウト情報１３３から入力する（ステッ
プ２５）。ＤＤＤのピンＴ１，Ｔ２，Ｔ３にはそれぞれ
Ｆ／Ｉ値“４”，Ｆ／Ｏ値“４”が設定され、ＮＥＴ
Ｄ，ＮＥＴＥ，ＮＥＴＦはファンアウト調整することが
できる。
ト調整を行うが、ステップ２４でＢＢＢは下位階層ＤＤ
Ｄを有すると判断され、そのシンボルピンのＦ／Ｉ，Ｆ
／Ｏ値はファンアウト情報１３３から入力する（ステッ
プ２５）。ＤＤＤのピンＴ１，Ｔ２，Ｔ３にはそれぞれ
Ｆ／Ｉ値“４”，Ｆ／Ｏ値“４”が設定され、ＮＥＴ
Ｄ，ＮＥＴＥ，ＮＥＴＦはファンアウト調整することが
できる。
【００１５】本実施例では、以上の手順で回路図ＣＣ
Ｃ，ＡＡＡについても同様にファンアウト調整を行い、
回路全体をファンアウト調整することができる。
Ｃ，ＡＡＡについても同様にファンアウト調整を行い、
回路全体をファンアウト調整することができる。
【００１６】
【発明の効果】以上説明したように本発明は、階層設計
された論理回路図を階層間にまたがってファンアウト調
整を行うので、高品質の回路図を得ることができ、また
容易に階層設計できるようになり設計者の工数が大幅に
削減されるという効果を有する。
された論理回路図を階層間にまたがってファンアウト調
整を行うので、高品質の回路図を得ることができ、また
容易に階層設計できるようになり設計者の工数が大幅に
削減されるという効果を有する。
【図１】本発明のファンアウト調整方式の一実施例を示
すブロック図である。
すブロック図である。
【図２】図１における階層間ファンアウト調整装置の動
作を説明するためのフローチャートである。
作を説明するためのフローチャートである。
【図３】階層設計された一例の回路図である。
【図４】（ａ），（ｂ）は図３における最下位階層の回
路図のファンアウト調整前，後を示す図である。
路図のファンアウト調整前，後を示す図である。
【図５】（ａ），（ｂ）は図３における階層の回路図の
ファンアウト調整前，後を示す図である。
ファンアウト調整前，後を示す図である。
１１０ 入出力装置 １２０ 演算処理装置 １３０ データ記憶装置 １３１ 回路情報 １３２ 階層情報 １３３ ファンアウト情報 １４０ 階層間ファンアウト調整装置 １４１ 調整順設定手段 １４２ ファンアウト情報入出力手段 １４３ ファンアウト調整手段
Claims (1)
- 【請求項１】 電子回路図の回路動作を保障するために
行うファンアウト調整方式において、階層設計された回
路図について下位階層から調整した結果を前記上位階層
に反映させてファンアウト調整する階層間ファンアウト
調整手段を備えることを特徴とするファンアウト調整方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207657A JP2959292B2 (ja) | 1992-08-04 | 1992-08-04 | ファンアウト調整方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207657A JP2959292B2 (ja) | 1992-08-04 | 1992-08-04 | ファンアウト調整方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0652248A true JPH0652248A (ja) | 1994-02-25 |
| JP2959292B2 JP2959292B2 (ja) | 1999-10-06 |
Family
ID=16543406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207657A Expired - Lifetime JP2959292B2 (ja) | 1992-08-04 | 1992-08-04 | ファンアウト調整方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959292B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763510B2 (en) | 2001-09-06 | 2004-07-13 | Renesas Technology Corp. | Automatic placement and routing apparatus |
| US8453077B2 (en) | 2010-02-03 | 2013-05-28 | Fujitsu Limited | Circuit designing method and circuit designing system |
-
1992
- 1992-08-04 JP JP4207657A patent/JP2959292B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763510B2 (en) | 2001-09-06 | 2004-07-13 | Renesas Technology Corp. | Automatic placement and routing apparatus |
| US8453077B2 (en) | 2010-02-03 | 2013-05-28 | Fujitsu Limited | Circuit designing method and circuit designing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959292B2 (ja) | 1999-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |