JPH0652476B2 - 電子楽器の波形発生器 - Google Patents
電子楽器の波形発生器Info
- Publication number
- JPH0652476B2 JPH0652476B2 JP61256544A JP25654486A JPH0652476B2 JP H0652476 B2 JPH0652476 B2 JP H0652476B2 JP 61256544 A JP61256544 A JP 61256544A JP 25654486 A JP25654486 A JP 25654486A JP H0652476 B2 JPH0652476 B2 JP H0652476B2
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- Japan
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- word
- harmonic
- waveform
- words
- electronic musical
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフーリエ級数に基づく倍音合成方式を用いた電
子楽器の波形発生器の改善に関するものである。
子楽器の波形発生器の改善に関するものである。
従来、フーリエ級数に基づく倍音合成方式を用いた波形
計算は、周波数方向データを倍音の数だけ計算して、そ
の総和を時間方向のサンプル点の１ワードとし、２×
（倍音数）以上のワードを計算するという手順をとる。
計算は、周波数方向データを倍音の数だけ計算して、そ
の総和を時間方向のサンプル点の１ワードとし、２×
（倍音数）以上のワードを計算するという手順をとる。
具体的な計算手順を示す式は、 (1)式を展開すると、 ここで、 ｍ：ワード数 ｍ２ｎ ｎ：倍音数 ｈｎ：ｎ倍音の高調波係数 Ｓ(m,n)：ｍワード・ｎ倍音に当たるサインテーブルメ
モリ値 Ｗm：ｍワード値 となり、ｍ×ｎ回の計算量となる。
モリ値 Ｗm：ｍワード値 となり、ｍ×ｎ回の計算量となる。
第３図はこの種の倍音合成方式の一般説明図である。
すなわち、周波数方向と振幅の座標で基本から２倍，３
倍…，ｎ倍の各倍音値が示され、この波形が時間軸方向
のサンプル値１ワード，２ワード，３ワード…ｍワード
により波形の時間的変化が波形発生器により処理され
る。
倍…，ｎ倍の各倍音値が示され、この波形が時間軸方向
のサンプル値１ワード，２ワード，３ワード…ｍワード
により波形の時間的変化が波形発生器により処理され
る。
このｍ，ｎの値は、所望の楽音信号に含まれる倍音数と
サンプリング定理により決まり、一般にｍ＝256，ｎ＝1
28程度で満足のできる音色となる。
サンプリング定理により決まり、一般にｍ＝256，ｎ＝1
28程度で満足のできる音色となる。
このときの計算量は、256×128＝32768回となり、現在
の素子のスピードで、これを実現する場合時間がかかる
ため、並列処理が必要となる。
の素子のスピードで、これを実現する場合時間がかかる
ため、並列処理が必要となる。
この処理時間高速化するため、特公昭52-10373号の提案
により、周波数方向の倍音数を複数グループに分割して
各グループ間を並列演算し演算時間を複数分の１に低減
できる技術を開示している。
により、周波数方向の倍音数を複数グループに分割して
各グループ間を並列演算し演算時間を複数分の１に低減
できる技術を開示している。
しかし、この方式の並列演算では、累算器の前に分割数
だけの加算が必要であつた。たとえば高調被倍音を高
次，中次，低次と３分割した場合、これらとサインテー
ブルメモリとの乗算値をそれぞれＳA，ＳB，ＳCとする
と、ＳA＋ＳB＋ＳCを求めた後に累算する形をとらざる
を得ない。
だけの加算が必要であつた。たとえば高調被倍音を高
次，中次，低次と３分割した場合、これらとサインテー
ブルメモリとの乗算値をそれぞれＳA，ＳB，ＳCとする
と、ＳA＋ＳB＋ＳCを求めた後に累算する形をとらざる
を得ない。
これに対し、本発明者は、並列処理を時間方向のワード
数を複数グループに分割して並列演算すると、累算器は
ワード内ｎ次までの累算のみで、ワードの選択はセレク
タで行なうことができ、非常に簡単化されることに着目
した。
数を複数グループに分割して並列演算すると、累算器は
ワード内ｎ次までの累算のみで、ワードの選択はセレク
タで行なうことができ、非常に簡単化されることに着目
した。
本発明の目的は時間方向のワード数を複数グループに分
割して並列演算するようにした電子楽器の波形発生器を
提供することである。
割して並列演算するようにした電子楽器の波形発生器を
提供することである。
前記目的を達成するため、本発明においては、フーリエ
級数に基づく倍音合成方式を用い、周波数方向にｎ次ま
での高調波倍音を有し、時間方向にサンプル点を示すｍ
個のワードの波形を発生する電子楽器の波形発生器にお
いて、 前記ｍ個のワードを複数のグループに分割指示する手段
と、 各高調波次数に対応する高調波係数を記憶する高調波係
数メモリ及びサイン関数メモリを含み、該分割指示手段
からの指示に応じて、該複数のグループに分割されたワ
ードのｎ次までの該高調波係数とサイン関数を乗算し、
該乗算結果を累算して、ワード毎の出力波形を順次出力
する複数のワード波形データ発生器と、 該複数のワード波形データ発生器からのワード波形を選
択し合成する手段とを具えたことを特徴とするものであ
る。
級数に基づく倍音合成方式を用い、周波数方向にｎ次ま
での高調波倍音を有し、時間方向にサンプル点を示すｍ
個のワードの波形を発生する電子楽器の波形発生器にお
いて、 前記ｍ個のワードを複数のグループに分割指示する手段
と、 各高調波次数に対応する高調波係数を記憶する高調波係
数メモリ及びサイン関数メモリを含み、該分割指示手段
からの指示に応じて、該複数のグループに分割されたワ
ードのｎ次までの該高調波係数とサイン関数を乗算し、
該乗算結果を累算して、ワード毎の出力波形を順次出力
する複数のワード波形データ発生器と、 該複数のワード波形データ発生器からのワード波形を選
択し合成する手段とを具えたことを特徴とするものであ
る。
上記複数のワード発生器にｍ個のワードを複数分割して
並列に入力させワードのｎ次までの高調波倍音の演算を
並列演算させるから高速演算が可能となるとともに、ワ
ードを選択するだけで処理できるから構成が簡略化され
るという利点がある。
並列に入力させワードのｎ次までの高調波倍音の演算を
並列演算させるから高速演算が可能となるとともに、ワ
ードを選択するだけで処理できるから構成が簡略化され
るという利点がある。
第１図は本発明の実施例の構成説明図である。同図にお
いて、ワード発生器100,200は同一機能をもつデバイス
であり、ワード入力を２分岐して、ワード制御端子１に
“Ｈ”を入力させることで偶数ワードをワード制御回路
２で選択し、アドレス発生器３に偶数ワードを順次発生
させ、一方、ワード制御端子11に“Ｌ”を入力させるこ
とで奇数ワードをワード制御回路12で選択し、アドレス
発生器13で奇数ワードを順次発生させる。以下ワード発
生器100で構成を継続して説明する。
いて、ワード発生器100,200は同一機能をもつデバイス
であり、ワード入力を２分岐して、ワード制御端子１に
“Ｈ”を入力させることで偶数ワードをワード制御回路
２で選択し、アドレス発生器３に偶数ワードを順次発生
させ、一方、ワード制御端子11に“Ｌ”を入力させるこ
とで奇数ワードをワード制御回路12で選択し、アドレス
発生器13で奇数ワードを順次発生させる。以下ワード発
生器100で構成を継続して説明する。
アドレス発生器３の発生する偶数ワードのアドレスに従
い、サインテーブルメモリ５を読出す。一方、システム
クロツクをカウンタ４に入力し、タイミング制御回路６
のタイミングに応じ、高調波係数メモリ７を読出す。そ
して乗算器８において、サインテーブルメモリ５から前
記アドレスによるサインテーブルメモリ値と高調波係数
メモリ値とを乗算する。
い、サインテーブルメモリ５を読出す。一方、システム
クロツクをカウンタ４に入力し、タイミング制御回路６
のタイミングに応じ、高調波係数メモリ７を読出す。そ
して乗算器８において、サインテーブルメモリ５から前
記アドレスによるサインテーブルメモリ値と高調波係数
メモリ値とを乗算する。
ここで、ワード発生器100において高調波係数と乗算さ
れるサインテーブルメモリ値は、式(1)で示したサイン
テーブルメモリ値Ｓ(1,1)〜Ｓ(m,n)の偶数行の要素であ
り、高調波係数メモリ値はｈ1〜ｈnに相当する。そして
この高調波倍音の演算を累算器９によりｎ回加算を繰返
す。その結果がＷ2，Ｗ4…と偶数ワード値となりラツチ
10に順次記憶される。
れるサインテーブルメモリ値は、式(1)で示したサイン
テーブルメモリ値Ｓ(1,1)〜Ｓ(m,n)の偶数行の要素であ
り、高調波係数メモリ値はｈ1〜ｈnに相当する。そして
この高調波倍音の演算を累算器９によりｎ回加算を繰返
す。その結果がＷ2，Ｗ4…と偶数ワード値となりラツチ
10に順次記憶される。
一方、ワード発生器200のデバイスでもアドレス発生器1
3の奇数ワードのアドレスの順次発生に従って、以下ワ
ード発生器100と同様にして奇数ワード値Ｗ1,Ｗ3…を発
生させラツチ20に順次記憶される。
3の奇数ワードのアドレスの順次発生に従って、以下ワ
ード発生器100と同様にして奇数ワード値Ｗ1,Ｗ3…を発
生させラツチ20に順次記憶される。
ワード発生器100からの偶数ワード出力値をセレクト回
路21のＡ端子にワード発生器200からの奇数ワード出力
値をセレクト回路21のＢ端子に入力する。このセレクト
回路21のセレクト端子Ｓに制御情報を与えることによ
り、入力Ａ，Ｂ情報が交互に出力される。
路21のＡ端子にワード発生器200からの奇数ワード出力
値をセレクト回路21のＢ端子に入力する。このセレクト
回路21のセレクト端子Ｓに制御情報を与えることによ
り、入力Ａ，Ｂ情報が交互に出力される。
第２図(a)〜(e)は本発明の１ワードの演算時間を従来例
と比較して示す説明図である。
と比較して示す説明図である。
同図(a)は従来の方式による１ワードＷ1の演算時間がＴ
とすると、本発明では、同図(b)の奇数ワード出力Ｗ1，
同図(c)の偶数ワード出力Ｗ2の各演算時間Ｔは同じであ
るが、これを並列演算しかつセレクト回路21により順次
選択することにより、同図(d)のセレクト端子入力信号
に対応する同図(e)のセレクト回路出力ワード情報が等
価的に得られる。
とすると、本発明では、同図(b)の奇数ワード出力Ｗ1，
同図(c)の偶数ワード出力Ｗ2の各演算時間Ｔは同じであ
るが、これを並列演算しかつセレクト回路21により順次
選択することにより、同図(d)のセレクト端子入力信号
に対応する同図(e)のセレクト回路出力ワード情報が等
価的に得られる。
以上は、グループを奇数ワードと偶数ワードに２分割し
たが、入力ワードにフラグを付け複数分割することによ
り、多分割による並列演算を行ない、セレクト回路で再
整列出力させるようにすることもできる。
たが、入力ワードにフラグを付け複数分割することによ
り、多分割による並列演算を行ない、セレクト回路で再
整列出力させるようにすることもできる。
以上説明したように、本発明によれば、従来の周波数方
向の倍音グループの分割ではなく、時間方向のワードの
分割により、同様の高速処理が得られる。さらに、その
構成は格段に減少される。すなわち、従来の方式が分割
した倍音グループ間の加算を加算器で行ない累算してワ
ード情報とする。その場合、動作手順が予め設定され、
そしてこれを高速制御するため多数のゲートの組合せが
必要となる。
向の倍音グループの分割ではなく、時間方向のワードの
分割により、同様の高速処理が得られる。さらに、その
構成は格段に減少される。すなわち、従来の方式が分割
した倍音グループ間の加算を加算器で行ない累算してワ
ード情報とする。その場合、動作手順が予め設定され、
そしてこれを高速制御するため多数のゲートの組合せが
必要となる。
これに対し、本発明ではワード内は１個累算器で済みワ
ード間は前述のようにセレクタの順序制御により行なわ
れ、かつこの制御は単純であるからCPU等による外部制
御で十分であるから格段に構成が簡略化される。
ード間は前述のようにセレクタの順序制御により行なわ
れ、かつこの制御は単純であるからCPU等による外部制
御で十分であるから格段に構成が簡略化される。
セレクタ回路は通常同等機能の加算器に比し1/4〜1/5の
ゲート数で済み、かつ外部制御が利用できるところに大
きな利点がある。
ゲート数で済み、かつ外部制御が利用できるところに大
きな利点がある。
加算器およびゲートの減少はLSIを簡単化するのに非常
に有効であるから、本発明の適用により、処理の高速と
LSIの小形化の両方を満足させ、性能の向上と価格の低
減に役立つところが大きい。
に有効であるから、本発明の適用により、処理の高速と
LSIの小形化の両方を満足させ、性能の向上と価格の低
減に役立つところが大きい。
第１図は本発明の実施例の構成説明図、第２図はワード
演算時間の説明図、第３図は倍音合成方式の一般説明図
であり、図中１，２，11，12はワード制御端子、３，13
はアドレス発生器、４はカウンタ、５はサインテーブル
メモリ、６はタイミング制御回路、７は高調波係数メモ
リ、８は乗算器、９は累算器、10，20はラツチ、21はセ
レクト回路、100，200はワード発生器を示す。
演算時間の説明図、第３図は倍音合成方式の一般説明図
であり、図中１，２，11，12はワード制御端子、３，13
はアドレス発生器、４はカウンタ、５はサインテーブル
メモリ、６はタイミング制御回路、７は高調波係数メモ
リ、８は乗算器、９は累算器、10，20はラツチ、21はセ
レクト回路、100，200はワード発生器を示す。
Claims (1)
- 【請求項１】フーリエ級数に基づく倍音合成方式を用
い、周波数方向にｎ次までの高調波倍音を有し、時間方
向にサンプル点を示すｍ個のワードの波形を発生する電
子楽器の波形発生器において、 前記ｍ個のワードを複数のグループに分割指示する手段
と、 各高調波次数に対応する高調波係数を記憶する高調波係
数メモリ及びサイン関数メモリを含み、該分割指示手段
からの指示に応じて、該複数のグループに分割されたワ
ードのｎ次までの該高調波係数とサイン関数を乗算し、
該乗算結果を累算して、ワード毎の出力波形を順次出力
する複数のワード波形データ発生器と、 該複数のワード波形データ発生器からのワード波形を選
択し合成する手段とを具えたことを特徴とする電子楽器
の波形発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61256544A JPH0652476B2 (ja) | 1986-10-28 | 1986-10-28 | 電子楽器の波形発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61256544A JPH0652476B2 (ja) | 1986-10-28 | 1986-10-28 | 電子楽器の波形発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63110493A JPS63110493A (ja) | 1988-05-14 |
| JPH0652476B2 true JPH0652476B2 (ja) | 1994-07-06 |
Family
ID=17294107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61256544A Expired - Lifetime JPH0652476B2 (ja) | 1986-10-28 | 1986-10-28 | 電子楽器の波形発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652476B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507801B2 (ja) * | 1989-03-09 | 1996-06-19 | シャープ株式会社 | 電子写真用トナ― |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61141497A (ja) * | 1984-12-14 | 1986-06-28 | 日本ビクター株式会社 | 電子楽器の波形発生装置 |
-
1986
- 1986-10-28 JP JP61256544A patent/JPH0652476B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63110493A (ja) | 1988-05-14 |
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