JPH0652517B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0652517B2 JPH0652517B2 JP59049141A JP4914184A JPH0652517B2 JP H0652517 B2 JPH0652517 B2 JP H0652517B2 JP 59049141 A JP59049141 A JP 59049141A JP 4914184 A JP4914184 A JP 4914184A JP H0652517 B2 JPH0652517 B2 JP H0652517B2
- Authority
- JP
- Japan
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- data
- serial
- transmission
- reception
- parallel
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、信号処理技術さらにはデータ処理システム
におけるシリアルコミュニケーション方式に適用して有
効な技術に関し、例えばマイクロコンピータシステムの
ようなデータ処理システムにおけるシリアルＩ／Ｏ装置
に利用して有効な技術に関する。
におけるシリアルコミュニケーション方式に適用して有
効な技術に関し、例えばマイクロコンピータシステムの
ようなデータ処理システムにおけるシリアルＩ／Ｏ装置
に利用して有効な技術に関する。
［背景技術］ マイクロコンピータと周辺装置との間のデータ転送方式
としては、複数ビットのデータを並列に転送するパラレ
ル方式と、１ビットずつ順番に転送するシリアル方式と
がある。さらに、シリアル方式においても、クロック信
号に同期してデータの転送を行なうクロック同期式のも
のと非同期式（調歩同期式）のものとがある。
としては、複数ビットのデータを並列に転送するパラレ
ル方式と、１ビットずつ順番に転送するシリアル方式と
がある。さらに、シリアル方式においても、クロック信
号に同期してデータの転送を行なうクロック同期式のも
のと非同期式（調歩同期式）のものとがある。
非同期式のシリアル転送方式においては、第１図に示す
ように、先頭の１ビットの“０”（スペース）なるスタ
ートビットＢｓｔａｒｔを有し、続いて例えば８ビット
のデータ部分があり、最後に２ビットの“１”（マー
ク）からなるストップビットＢｓｔｏｐを有する信号が
１フレームのデータとして送受信される。
ように、先頭の１ビットの“０”（スペース）なるスタ
ートビットＢｓｔａｒｔを有し、続いて例えば８ビット
のデータ部分があり、最後に２ビットの“１”（マー
ク）からなるストップビットＢｓｔｏｐを有する信号が
１フレームのデータとして送受信される。
ところが、従来の非同期式のシリアル転送を行なうよう
にされたマイクロコンピータシステムでは、１フレーム
のデータを１バイトの受信データレジスタに取り込んで
受信が完了すると、受信したデータをマイクロプロセッ
サ（以下ＣＰＵと称する）が内部のアキュームレータの
ようなレジスタに読み込み、何らかの処理をしてから次
のデータの受信を受け付ける。また、送信時にも送信す
べきデータをメモリから一旦アキュームレータに読み込
んでから、これを送信レジスタに転送して送信させるよ
うにされていた（日立製作所発行：８／１６ビットマイ
クロコンピータ、８２年９月号第６６〜６８頁、７５２
〜７５４頁） そのため、上記メモリあるいは受信レジスタからアキュ
ームレータへのデータの読み込みおよびアキュームレー
タからメモリあるいは送信レジスタへのデータの転送を
プログラムに従って実行させなければならない。その結
果、ソフトウェアの負担が大きくなり、スループットが
低下してしまうという問題点がある。
にされたマイクロコンピータシステムでは、１フレーム
のデータを１バイトの受信データレジスタに取り込んで
受信が完了すると、受信したデータをマイクロプロセッ
サ（以下ＣＰＵと称する）が内部のアキュームレータの
ようなレジスタに読み込み、何らかの処理をしてから次
のデータの受信を受け付ける。また、送信時にも送信す
べきデータをメモリから一旦アキュームレータに読み込
んでから、これを送信レジスタに転送して送信させるよ
うにされていた（日立製作所発行：８／１６ビットマイ
クロコンピータ、８２年９月号第６６〜６８頁、７５２
〜７５４頁） そのため、上記メモリあるいは受信レジスタからアキュ
ームレータへのデータの読み込みおよびアキュームレー
タからメモリあるいは送信レジスタへのデータの転送を
プログラムに従って実行させなければならない。その結
果、ソフトウェアの負担が大きくなり、スループットが
低下してしまうという問題点がある。
また、通信速度が速くなり、マイクロコンピータが受信
したデータを処理している最中に続けて２フレーム以上
のデータが送られてくると、２フレームのうち初めの１
フレームのデータが失なわれる（後から来たデータでぬ
りかえられる）いわゆるオーバーランエラーを起こして
しまう。これを防ぐには、ＣＰＵが先のデータを処理し
ている間は続けて２フレーム以上のデータを送って来な
いようにＣＰＵの側からデータの送信元へＲＴＳ（リク
エスト・ツー・センド）信号のような適当な信号を送っ
てやる必要がある。そのため、通信速度がＣＰＵの処理
能力およびソフトウェアにより制限を受けるという不都
合がある。
したデータを処理している最中に続けて２フレーム以上
のデータが送られてくると、２フレームのうち初めの１
フレームのデータが失なわれる（後から来たデータでぬ
りかえられる）いわゆるオーバーランエラーを起こして
しまう。これを防ぐには、ＣＰＵが先のデータを処理し
ている間は続けて２フレーム以上のデータを送って来な
いようにＣＰＵの側からデータの送信元へＲＴＳ（リク
エスト・ツー・センド）信号のような適当な信号を送っ
てやる必要がある。そのため、通信速度がＣＰＵの処理
能力およびソフトウェアにより制限を受けるという不都
合がある。
［発明の目的］ この発明の目的は、従来に比べて顕著な効果を奏する信
号処理技術を提供することにある。
号処理技術を提供することにある。
この発明の他の目的は、例えばシリアル転送方式が採用
されたマイクロコンピータシステムにおいて、ソフトウ
ェアの負担を軽くし、スループットを向上させるととも
に、送受信処理を高速化できるようにすることにある。
されたマイクロコンピータシステムにおいて、ソフトウ
ェアの負担を軽くし、スループットを向上させるととも
に、送受信処理を高速化できるようにすることにある。
この発明の更に他の目的は、データ転送後にいつでもＣ
ＰＵが既にデータが転送されているか否かを確認できる
ようにしてシステムの機能を向上させることにある。
ＰＵが既にデータが転送されているか否かを確認できる
ようにしてシステムの機能を向上させることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、この発明は、１バイトの受信データレジスタ
および送信データレジスタの代わりに、複数個の１バイ
トレジスタを多段接続して、ＦｉＦｏ（ファーストイン
・ファーストアウト）構成としたバッファ回路を設ける
ことにより、ＣＰＵからの命令によってアキュームレー
タを介することなく上記バッファ回路とメモリとの間
で、直接複数バイトのデータをブロック転送できるよう
にして、ソフトウェアの負担を軽くし、スループットお
よび通信速度を向上させるという上記目的を達成するも
のである。
および送信データレジスタの代わりに、複数個の１バイ
トレジスタを多段接続して、ＦｉＦｏ（ファーストイン
・ファーストアウト）構成としたバッファ回路を設ける
ことにより、ＣＰＵからの命令によってアキュームレー
タを介することなく上記バッファ回路とメモリとの間
で、直接複数バイトのデータをブロック転送できるよう
にして、ソフトウェアの負担を軽くし、スループットお
よび通信速度を向上させるという上記目的を達成するも
のである。
また、この発明は、メモリから送信データバッファ回路
へのデータ転送命令によって読み出されたメモリセルを
セットもしくはリセットさせる機能を設けることによっ
て、メモリの所定のエリアをアクセスすることによりＣ
ＰＵがいつでも既にデータが転送されているか否かを確
認できるようにするという上記目的を達成するものであ
る。
へのデータ転送命令によって読み出されたメモリセルを
セットもしくはリセットさせる機能を設けることによっ
て、メモリの所定のエリアをアクセスすることによりＣ
ＰＵがいつでも既にデータが転送されているか否かを確
認できるようにするという上記目的を達成するものであ
る。
以下図面を用いてこの発明を具体的に説明する。
［実施例］ 第２図は、本発明を非同期式のシリアルＩ／Ｏを備えた
シングルチップマイコンに適用した場合の一実施例を示
す。図中鎖線Ａで囲まれたマイクロコンピータユニット
（以下ＭＣＵと称する）は、特に制限されないがシリコ
ンのような１個の半導体チップ上に形成される。
シングルチップマイコンに適用した場合の一実施例を示
す。図中鎖線Ａで囲まれたマイクロコンピータユニット
（以下ＭＣＵと称する）は、特に制限されないがシリコ
ンのような１個の半導体チップ上に形成される。
図において、１は適当な順路回路を有するコントローラ
とＡＬＵ（演算論理ユニット）およびプログラムカウン
タやアキュームレータ等のレジスタ類とからなるＣＰＵ
（マイクロプロセッサ）である。このＣＰＵ１には内部
バス２を介してプログラムが格納されたＲＯＭ（リード
・オンリ・メモリ）３やＲＡＭ（ランダム・アクセス・
メモリ）４のような記憶装置と、シリアルＩ／Ｏ５が接
続されている。
とＡＬＵ（演算論理ユニット）およびプログラムカウン
タやアキュームレータ等のレジスタ類とからなるＣＰＵ
（マイクロプロセッサ）である。このＣＰＵ１には内部
バス２を介してプログラムが格納されたＲＯＭ（リード
・オンリ・メモリ）３やＲＡＭ（ランダム・アクセス・
メモリ）４のような記憶装置と、シリアルＩ／Ｏ５が接
続されている。
シリアルＩ／Ｏ５は、上記内部バス２に接続された送信
データバッファ回路６と、同じく内部バス２に接続され
た受信データバッファ回路７と、上記送信データバッフ
ァ回路６に接続され１ワード（例えば８ビット）のデー
タを保持可能な送信シフトレジスタ８と、上記受信デー
タバッファ回路７に接続され同じく１ワードのデータを
保持可能な受信シフトレジスタ９とを備えている。
データバッファ回路６と、同じく内部バス２に接続され
た受信データバッファ回路７と、上記送信データバッフ
ァ回路６に接続され１ワード（例えば８ビット）のデー
タを保持可能な送信シフトレジスタ８と、上記受信デー
タバッファ回路７に接続され同じく１ワードのデータを
保持可能な受信シフトレジスタ９とを備えている。
特に制限されないが、上記送信データバッファ回路６お
よび受信データバッファ回路７は、各々１ワードのデー
タを保持可能な例えば４個のレジスタが多段接続され、
ＦｉＦｏ方式の構成とされている。つまり、内部バス２
より送信データバッファ回路６へ格納された４ワードの
データは、格納された順序で送信シフトレジスタ８へ転
送され、また受信端子Ｒｘより受信シフトレジスタ９へ
入って来たデータは１ワードずつ受信データバッファ回
路７へ転送されて保持され、入ってきた順序で内部バス
２へはき出されるようにされている。
よび受信データバッファ回路７は、各々１ワードのデー
タを保持可能な例えば４個のレジスタが多段接続され、
ＦｉＦｏ方式の構成とされている。つまり、内部バス２
より送信データバッファ回路６へ格納された４ワードの
データは、格納された順序で送信シフトレジスタ８へ転
送され、また受信端子Ｒｘより受信シフトレジスタ９へ
入って来たデータは１ワードずつ受信データバッファ回
路７へ転送されて保持され、入ってきた順序で内部バス
２へはき出されるようにされている。
また、１１はチップに外付けされた水晶振動子を備えた
発振回路、１２はこの発振回路１１から出力される発振
信号を適当に分周してシステム内のクロック信号ＣＬＫ
やサンプリングクロックＳＣＬ等を形成する分周回路で
ある。
発振回路、１２はこの発振回路１１から出力される発振
信号を適当に分周してシステム内のクロック信号ＣＬＫ
やサンプリングクロックＳＣＬ等を形成する分周回路で
ある。
そして、この実施例では送信時にＣＰＵ１からロード命
令が出され、かつ最初のデータの格納されているＲＡＭ
４内の所定のアドレスを示す信号が内部バス２に出力さ
れると、ＲＡＭ４がアクセスされて所望のデータが読み
出される。そして送信データバッファ回路６の段階に応
じたワード数(実施例では４ワード)のデータが内部バス
２に出力され、これが直接上記送信データバッファ回路
６内に次々と取り込まれる。送信データバッファ回路６
内に取り込まれたデータは、分周回路１２から供給され
る適当なクロック信号に同期して自動的に１ワードずつ
送信シフトレジスタ８に転送される。この際、ＣＰＵ１
が上記ロード命令を出しさえすれば、１ブロック分のデ
ータがＲＡＭ４から読み出され、内部バス２を介して送
信データバッファ回路６に転送されるので、その間ＣＰ
Ｕ１は他の処理に移ることができる。
令が出され、かつ最初のデータの格納されているＲＡＭ
４内の所定のアドレスを示す信号が内部バス２に出力さ
れると、ＲＡＭ４がアクセスされて所望のデータが読み
出される。そして送信データバッファ回路６の段階に応
じたワード数(実施例では４ワード)のデータが内部バス
２に出力され、これが直接上記送信データバッファ回路
６内に次々と取り込まれる。送信データバッファ回路６
内に取り込まれたデータは、分周回路１２から供給され
る適当なクロック信号に同期して自動的に１ワードずつ
送信シフトレジスタ８に転送される。この際、ＣＰＵ１
が上記ロード命令を出しさえすれば、１ブロック分のデ
ータがＲＡＭ４から読み出され、内部バス２を介して送
信データバッファ回路６に転送されるので、その間ＣＰ
Ｕ１は他の処理に移ることができる。
送信シフトレジスタ８は、分周回路１２からの適当なク
ロックに同期して１ビットずつシフト動作して、送信端
子Ｔｘに対し８ビットのデータをシリアルに出力する。
この際、送信シフトレジスタ８は、転送データの先頭に
“０”のスタートビットＢｓｔａｒｔを付加し、データ
の最後には“１”のストップビットＢｓｔｏｐを付加し
て１フレームのデータ信号として送信端子Ｔｘに出力す
る。
ロックに同期して１ビットずつシフト動作して、送信端
子Ｔｘに対し８ビットのデータをシリアルに出力する。
この際、送信シフトレジスタ８は、転送データの先頭に
“０”のスタートビットＢｓｔａｒｔを付加し、データ
の最後には“１”のストップビットＢｓｔｏｐを付加し
て１フレームのデータ信号として送信端子Ｔｘに出力す
る。
一方、非同期式のシリアル転送方式が採用されたマイク
ロコンピュータシステムにおいては、フロッピーディス
クドライバ等の周辺装置からＭＣＵに対して、先頭にス
タートビットＢｓｔａｒｔを有し終端に２ビットのスト
ップビットＢｓｔｏｐを有する第１図に示すようなデー
タ信号が送られてくる。
ロコンピュータシステムにおいては、フロッピーディス
クドライバ等の周辺装置からＭＣＵに対して、先頭にス
タートビットＢｓｔａｒｔを有し終端に２ビットのスト
ップビットＢｓｔｏｐを有する第１図に示すようなデー
タ信号が送られてくる。
すると、上記受信シフトレジスタ９は、上記スタートビ
ットＢｓｔａｒｔの立下がりエッジを検出して、その後
に続く８ビットのようなデータをボーレートすなわちデ
ータ転送速度に応じた速度で動作して取り込む。この受
信シフトレジスタ９は、上記分周回路１２から出力され
るサンプリングクロックＳＣＬによってボーレートに比
例した速度で動作される。
ットＢｓｔａｒｔの立下がりエッジを検出して、その後
に続く８ビットのようなデータをボーレートすなわちデ
ータ転送速度に応じた速度で動作して取り込む。この受
信シフトレジスタ９は、上記分周回路１２から出力され
るサンプリングクロックＳＣＬによってボーレートに比
例した速度で動作される。
受信シフトレジスタ９に受信された１ワードのデータ
は、自動的に受信データバッファ回路７へ転送される。
受信データバッファ回路７が一杯になる（実施例では４
ワードのデータが取り込まれる）と、一杯になったこと
を知らせる割り込み信号ＩＲＱがシリアルＩ／Ｏ５から
ＣＰＵ１に対して供給される。すると、ＣＰＵ１はこれ
を受けて、ストア命令を出して、受信データバッファ回
路７のデータを入って来た順序でまとめてＲＡＭ４へ転
送させ、ＲＡＭ４内の所望のエリアにそのデータを格納
する。
は、自動的に受信データバッファ回路７へ転送される。
受信データバッファ回路７が一杯になる（実施例では４
ワードのデータが取り込まれる）と、一杯になったこと
を知らせる割り込み信号ＩＲＱがシリアルＩ／Ｏ５から
ＣＰＵ１に対して供給される。すると、ＣＰＵ１はこれ
を受けて、ストア命令を出して、受信データバッファ回
路７のデータを入って来た順序でまとめてＲＡＭ４へ転
送させ、ＲＡＭ４内の所望のエリアにそのデータを格納
する。
従って、ＣＰＵ１は受信データバッファ回路７が受信デ
ータで一杯になるまで他の処理を行なうことができる。
これによって、ソフトウェアの負担が軽減され、スルー
プットおよび通信速度が向上される。
ータで一杯になるまで他の処理を行なうことができる。
これによって、ソフトウェアの負担が軽減され、スルー
プットおよび通信速度が向上される。
さらに、この実施例では、ＲＡＭ４のリセット回路１０
が設けられており、例えばＲＡＭ４の出力あるいはＣＰ
Ｕ１からのロード命令を受けて読み出されたデータの入
っていた番地のメモリセルにリセットをかけて“０”を
書き込んでやるようにされている。
が設けられており、例えばＲＡＭ４の出力あるいはＣＰ
Ｕ１からのロード命令を受けて読み出されたデータの入
っていた番地のメモリセルにリセットをかけて“０”を
書き込んでやるようにされている。
そのため、ＲＡＭ４から送信すべきデータが読み出され
ると、その後そのデータが入っていたエリアはすべて
“０”にリセットされる。その結果、ＣＰＵ１はＲＡＭ
４内の所定のエリアのデータを読み出してその内容をチ
ェックすることにより、いつでもＲＡＭ内のデータが転
送済みであるか否かを知ることができる。上記の場合、
読み出されたメモリセルにリセットをかけて“０”にし
てやる代りに、“１”にセットしてやるようにしてもよ
い。
ると、その後そのデータが入っていたエリアはすべて
“０”にリセットされる。その結果、ＣＰＵ１はＲＡＭ
４内の所定のエリアのデータを読み出してその内容をチ
ェックすることにより、いつでもＲＡＭ内のデータが転
送済みであるか否かを知ることができる。上記の場合、
読み出されたメモリセルにリセットをかけて“０”にし
てやる代りに、“１”にセットしてやるようにしてもよ
い。
なお、図示しないが、このシリアルＩ／Ｏ５内には、一
般に第１図の信号のデータの部分が引き延ばされてしま
ったような場合に、スタートビットの立下がり検出後一
定時間後に来るべきストップビットを検出しなかったと
きこれをフレーミングエラーとし、そのデータを受信デ
ータバッファ回路７へ転送しないようにするエラー検出
回路を設けることができる。
般に第１図の信号のデータの部分が引き延ばされてしま
ったような場合に、スタートビットの立下がり検出後一
定時間後に来るべきストップビットを検出しなかったと
きこれをフレーミングエラーとし、そのデータを受信デ
ータバッファ回路７へ転送しないようにするエラー検出
回路を設けることができる。
また、上記実施例では、本発明を非同期式のシリアルＩ
／Ｏを有するシステムに適用したものについて説明した
が、この発明はこれに限定されるものではなく、同期式
のシリアルＩ／Ｏを有するシステムにも適用できるもの
である。
／Ｏを有するシステムに適用したものについて説明した
が、この発明はこれに限定されるものではなく、同期式
のシリアルＩ／Ｏを有するシステムにも適用できるもの
である。
さらに、上記実施例では、一例としてシングルチップマ
イコンに適用したものを説明したが、この発明は通常の
マイクロコンピュータシステムを構成するインターフェ
ース用のＩ／Ｏチップにも適用できるものである。
イコンに適用したものを説明したが、この発明は通常の
マイクロコンピュータシステムを構成するインターフェ
ース用のＩ／Ｏチップにも適用できるものである。
［効果］ (１)シリアルＩ／Ｏを備えたシステムにおいて、１バイ
トのデータを保持可能な受信シフトレジスタおよび送信
シフトレジスタと、複数個の１バイトレジスタを多段接
続してＦｉＦｏ構成とした送信データバッファ回路およ
び受信データバッファ回路を設けてなるので、ＣＰＵか
らの命令によってアキュームレータを介することなく、
上記バッファ回路とメモリとの間で直接複数バイトのデ
ータをブロック転送できるようになるという作用によ
り、ソフトウェアの負担が軽減されスループットおよび
通信速度が向上されるという効果がある。
トのデータを保持可能な受信シフトレジスタおよび送信
シフトレジスタと、複数個の１バイトレジスタを多段接
続してＦｉＦｏ構成とした送信データバッファ回路およ
び受信データバッファ回路を設けてなるので、ＣＰＵか
らの命令によってアキュームレータを介することなく、
上記バッファ回路とメモリとの間で直接複数バイトのデ
ータをブロック転送できるようになるという作用によ
り、ソフトウェアの負担が軽減されスループットおよび
通信速度が向上されるという効果がある。
(２)シリアルＩ／Ｏを備えたシステムにおいて、メモリ
から送信データバッファ回路へのデータ転送命令によっ
て読み出されたメモリセルをセットもしくはリセットさ
せる機能を設けるようにしたので、送信の際、データが
読み出される前と後でメモリの内容が変化するという作
用により、メモリの所定のエリアをアクセスすることに
よりＣＰＵがいつでも既にデータが転送されているか否
かを確認できるようになるという効果がある。
から送信データバッファ回路へのデータ転送命令によっ
て読み出されたメモリセルをセットもしくはリセットさ
せる機能を設けるようにしたので、送信の際、データが
読み出される前と後でメモリの内容が変化するという作
用により、メモリの所定のエリアをアクセスすることに
よりＣＰＵがいつでも既にデータが転送されているか否
かを確認できるようになるという効果がある。
以上本発明者によってなされた発明の実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
送信データバッファ回路および受信データバッファ回路
がそれぞれ４段構成にされているが、段数は４段に限定
されず、任意の段数すなわち３段あるいは５段以上であ
ってもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
送信データバッファ回路および受信データバッファ回路
がそれぞれ４段構成にされているが、段数は４段に限定
されず、任意の段数すなわち３段あるいは５段以上であ
ってもよい。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タシステムに適用した場合について説明したが、この発
明はこれに限定されるものではなく、シリアル通信用イ
ンターフェースを持つすべてのシステムに適用できるも
のである。
をその背景となった利用分野であるマイクロコンピュー
タシステムに適用した場合について説明したが、この発
明はこれに限定されるものではなく、シリアル通信用イ
ンターフェースを持つすべてのシステムに適用できるも
のである。
例えば、フロッピーディスクドライバあるいはＣＲＴデ
ィスプレイ等の周辺装置を備えたパーソナルコンピュー
タやコンソールタイプライタを備えたシステム開発装置
のように、ＣＰＵと周辺装置との間でシリアル通信を行
なう場合、あるいは、データターミナルやキャッシュレ
ジスタシステムのように端末機と中央の大型コンピュー
タをオンラインで結んでシリアル通信を行なう場合やコ
ンピュータ同士でシリアル通信を行なう場合、さらには
音響カプラを用いてシリアル通信を行なうようにされた
システム等にも応用できるものである。
ィスプレイ等の周辺装置を備えたパーソナルコンピュー
タやコンソールタイプライタを備えたシステム開発装置
のように、ＣＰＵと周辺装置との間でシリアル通信を行
なう場合、あるいは、データターミナルやキャッシュレ
ジスタシステムのように端末機と中央の大型コンピュー
タをオンラインで結んでシリアル通信を行なう場合やコ
ンピュータ同士でシリアル通信を行なう場合、さらには
音響カプラを用いてシリアル通信を行なうようにされた
システム等にも応用できるものである。
第１図は、非同期式のシリアル通信の際に送信される信
号の波形を示す説明図、 第２図は、本発明に係るシリアルＩ／Ｏ装置を備えたシ
ングルチップマイコンの一実施例を示すブロック図であ
る。 １……ＣＰＵ（マイクロプロセッサ）、２……内部バ
ス、４……メモリ（ＲＡＭ）、５……シリアルＩ／Ｏ、
６……送信データバッファ回路、７……受信データバッ
ファ回路、８……送信シフトレジスタ、９……受信シフ
トレジスタ、１０……リセット回路、Ｒｘ……受信端
子、Ｔｘ……送信端子。
号の波形を示す説明図、 第２図は、本発明に係るシリアルＩ／Ｏ装置を備えたシ
ングルチップマイコンの一実施例を示すブロック図であ
る。 １……ＣＰＵ（マイクロプロセッサ）、２……内部バ
ス、４……メモリ（ＲＡＭ）、５……シリアルＩ／Ｏ、
６……送信データバッファ回路、７……受信データバッ
ファ回路、８……送信シフトレジスタ、９……受信シフ
トレジスタ、１０……リセット回路、Ｒｘ……受信端
子、Ｔｘ……送信端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川下 智恵 東京都千代田区神田駿河台４丁目６番地 株式会社日立製作所内 (56)参考文献 特開 昭55−88118（ＪＰ，Ａ) 特開 昭53−11539（ＪＰ，Ａ) 実開 昭57−20034（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】制御手段と、読出し書込み可能なメモリ
と、シリアルなデータの送受信を行なうシリアルＩ／Ｏ
装置とを備えたデータ処理装置であって、 上記シリアルＩ／Ｏ装置は、 送信用端子および受信用端子と、 １ワードの並列送信データを直列データに変換して上記
送信用端子へ出力する並直列変換手段と、 上記受信用端子より入力された直列受信データをワード
単位で並列データに変換する直並列変換手段と、 各々１ワードのデータを保持可能なレジスタが複数個接
続され格納された順序で送信データを上記並直列変換手
段へ転送するための送信データバッファ回路と、 同じく各々１ワードのデータを保持可能なレジスタが複
数個接続され上記直並列変換手段から送られてくる受信
データを順次保持し入ってきた順序でデータを出力する
とともに、受信データで一杯になったときに上記制御手
段への割込み信号を出力するように構成された受信デー
タバッファ回路と、を有し、 上記制御手段は、ロード命令を実行して上記メモリ内の
所望のデータを直接上記送信データバッファ回路へブロ
ック転送し、上記割込み信号を受けたときにストア命令
を実行して上記受信データバッファ回路に入ったデータ
を直接上記メモリ内の所望のエリアにブロック転送する
とともに、上記ロード命令に基づくデータ転送の際に、
転送データが読み出されたメモリ内のエリアをすべて
“０”もしくは“１”にクリアするリセット手段を起動
させるように構成されてなることを特徴とするデータ処
理装置。 - 【請求項２】１個の半導体基板上に、制御手段と、読出
し書込み可能なメモリと、シリアルなデータの送受信を
行なうシリアルＩ／Ｏ装置とが形成されてなるデータ処
理装置であって、 上記シリアルＩ／Ｏ装置は、 送信用端子および受信用端子と、 １ワードの並列送信データを直列データに変換して上記
送信用端子へ出力する並直列変換手段と、 上記受信用端子より入力された直列受信データをワード
単位で並列データに変換する直並列変換手段と、 各々１ワードのデータを保持機能なレジスタが複数個接
続され格納された順序で送信データを上記並直列変換手
段へ転送するための送信データバッファ回路と、 同じく各々１ワードのデータを保持可能なレジスタが複
数個接続され上記直並列変換手段から送られてくる受信
データを順次保持し入ってきた順序でデータを出力する
とともに、受信データで一杯になったときに制御手段へ
の割込み信号を出力するように構成された受信データバ
ッファ回路と、を有し、 上記制御手段は、ロード命令を実行して上記メモリ内の
所望のデータを直接上記送信データバッファ回路へブロ
ック転送し、上記割込み信号を受けたときにストア命令
を実行して上記受信データバッファ回路に入ったデータ
を直接上記メモリ内の所望のエリアにブロック転送する
とともに、上記モード命令に基づくデータ転送の際に、
転送データが読み出されたメモリ内のエリアをすべて
“０”もしくは“１”にクリアするリセット手段を起動
させるように構成されてなることを特徴とするデータ処
理装置。 - 【請求項３】クロック発生回路を備え、上記シリアルＩ
／Ｏ装置は該クロック発生回路によって発生されたクロ
ックに同期して動作するように構成されてなることを特
徴とする特許請求の範囲第２項記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049141A JPH0652517B2 (ja) | 1984-03-16 | 1984-03-16 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049141A JPH0652517B2 (ja) | 1984-03-16 | 1984-03-16 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60195657A JPS60195657A (ja) | 1985-10-04 |
| JPH0652517B2 true JPH0652517B2 (ja) | 1994-07-06 |
Family
ID=12822802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049141A Expired - Lifetime JPH0652517B2 (ja) | 1984-03-16 | 1984-03-16 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652517B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0731720B2 (ja) * | 1985-05-18 | 1995-04-10 | 日立マクセル株式会社 | Ｉｃカ−ドのリ−ダ−・ライタ− |
| JPH0719246B2 (ja) * | 1988-01-11 | 1995-03-06 | 三洋電機株式会社 | デジタル信号処理装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311539A (en) * | 1976-07-19 | 1978-02-02 | Fujitsu Ltd | Information transfer system |
| JPS5588118A (en) * | 1978-12-27 | 1980-07-03 | Fujitsu Ltd | Buffer read system |
| JPS5720034U (ja) * | 1980-07-08 | 1982-02-02 |
-
1984
- 1984-03-16 JP JP59049141A patent/JPH0652517B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60195657A (ja) | 1985-10-04 |
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