JPH0652808B2 - 小型電子デバイスの整合構造及びその方法 - Google Patents
小型電子デバイスの整合構造及びその方法Info
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- JPH0652808B2 JPH0652808B2 JP4040920A JP4092092A JPH0652808B2 JP H0652808 B2 JPH0652808 B2 JP H0652808B2 JP 4040920 A JP4040920 A JP 4040920A JP 4092092 A JP4092092 A JP 4092092A JP H0652808 B2 JPH0652808 B2 JP H0652808B2
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- G01—MEASURING; TESTING
- G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
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- G01B7/30—Measuring arrangements characterised by the use of electric or magnetic techniques for measuring angles or tapers; for testing the alignment of axes
- G01B7/31—Measuring arrangements characterised by the use of electric or magnetic techniques for measuring angles or tapers; for testing the alignment of axes for testing the alignment of axes
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- Mounting And Adjusting Of Optical Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は概して小型電子デバイス
の製造に関し、特にパッケージ基板への集積回路（Ｉ
Ｃ）チップの精密整合のための方法と構造に関する。そ
のようなデバイスは一般にサイズが２、３ミクロンから
１０分の１ミクロンであり、製造中の精密整合に重大な
問題を提起する。本発明は特にオプトエレクトロニック
（ＯＥ）デバイスの製造に適用される。本技術は、例え
ば、小型ＯＥデバイスの精密レーザ対ファイバ又は導波
管整合を可能とする。
の製造に関し、特にパッケージ基板への集積回路（Ｉ
Ｃ）チップの精密整合のための方法と構造に関する。そ
のようなデバイスは一般にサイズが２、３ミクロンから
１０分の１ミクロンであり、製造中の精密整合に重大な
問題を提起する。本発明は特にオプトエレクトロニック
（ＯＥ）デバイスの製造に適用される。本技術は、例え
ば、小型ＯＥデバイスの精密レーザ対ファイバ又は導波
管整合を可能とする。
【０００２】
【従来の技術】小型オプトエレクトロニック（ＯＥ）デ
バイスの製造には、レーザ、検出器、レンズ等の光デバ
イスの光ファイバ又は導波管への精密整合を必要とす
る。そのようなデバイスの、通信及び計測を含むさまざ
まな適用への需要が増加している。しかしながら、光デ
バイスはより小さく製造されるに従って、精密に光素子
を迅速かつ容易に整合する能力はますます困難になって
きている。
バイスの製造には、レーザ、検出器、レンズ等の光デバ
イスの光ファイバ又は導波管への精密整合を必要とす
る。そのようなデバイスの、通信及び計測を含むさまざ
まな適用への需要が増加している。しかしながら、光デ
バイスはより小さく製造されるに従って、精密に光素子
を迅速かつ容易に整合する能力はますます困難になって
きている。
【０００３】概して、先行技術はオプトエレクトロニッ
クモジュールのアセンブリにおいて、活動（アクティ
ブ）又は光（オプティカル）整合工程を含む。このタイ
プの操作は所定のパッケージング構成では不可能な、デ
バイスチップが電気的に接触されて動かされることを必
要とする。先行技術の例は、米国特許第４、８０７、９
５６号、米国特許第４、７６４、９８３号、米国特許第
４、７５６、５９０号、米国特許第４、７５５、０１７
号、及び日本の特開平第１−８８４０４号に開示されて
いる。
クモジュールのアセンブリにおいて、活動（アクティ
ブ）又は光（オプティカル）整合工程を含む。このタイ
プの操作は所定のパッケージング構成では不可能な、デ
バイスチップが電気的に接触されて動かされることを必
要とする。先行技術の例は、米国特許第４、８０７、９
５６号、米国特許第４、７６４、９８３号、米国特許第
４、７５６、５９０号、米国特許第４、７５５、０１７
号、及び日本の特開平第１−８８４０４号に開示されて
いる。
【０００４】デバイスチップに電気的接続を必要としな
い他のアプローチが、先行技術に取り入れられている。
その１つのアプローチが、整合を助けるために円筒の形
状寸法のものを用いるパッケージについて述べた、米国
特許第４、６５０、２７６号によって説明されている。
い他のアプローチが、先行技術に取り入れられている。
その１つのアプローチが、整合を助けるために円筒の形
状寸法のものを用いるパッケージについて述べた、米国
特許第４、６５０、２７６号によって説明されている。
【０００５】別のアプローチは米国特許第４、８４１、
２２５号に記述されている。米国特許第４、８４１、２
２５号では、多くの電極を含み、２個の部品への接触を
必要とする比較的複雑な構造となるディジタルキャパシ
タンス（静電容量）システムを用いている。
２２５号に記述されている。米国特許第４、８４１、２
２５号では、多くの電極を含み、２個の部品への接触を
必要とする比較的複雑な構造となるディジタルキャパシ
タンス（静電容量）システムを用いている。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は製造中の小型電子素子を精密整合させるための技術を
提供することである。
は製造中の小型電子素子を精密整合させるための技術を
提供することである。
【０００７】本発明のより明確な目的は、レーザ、検出
器、レンズ及び導波管等のオプトエレクトロニック素子
をパッケージ基板に精密整合させるための技術を提供す
ることである。
器、レンズ及び導波管等のオプトエレクトロニック素子
をパッケージ基板に精密整合させるための技術を提供す
ることである。
【０００８】本発明の他の目的は、オプトエレクトロニ
ックデバイスの製造及びパッケージングにおいて光素子
の精密整合を可能にする構造を提供することである。
ックデバイスの製造及びパッケージングにおいて光素子
の精密整合を可能にする構造を提供することである。
【０００９】本発明のまた他の目的は、デバイスチップ
が電気的に接触されて動かされる（パワード）必要のな
い光素子の精密整合方法を提供することである。
が電気的に接触されて動かされる（パワード）必要のな
い光素子の精密整合方法を提供することである。
【００１０】
【課題を解決するための手段と作用】本発明に従った、
小型電子素子、特にレーザ、検出器、レンズ、導波管等
のオプトエレクトロニック素子のパッケージングにおけ
る精密整合のための方法と構造は、オプトエレクトロニ
ック（ＯＥ）デバイスの製造の精度を大幅に高める。オ
プトエレクトロニックデバイスチップとそのパッケージ
に配置されるプレートのアレイのキャパシタンス測定
は、部品を位置づけるために用いられる。その技術は、
相対位相１８０°で駆動されるパッケージに配置される
２つのオーバーラップするプレートから、デバイスチッ
プに配置されたプレートに容量的に結合された全電流を
感知するため位相感知検出を用いる。部品が適切に整合
されると、パッケージの第３のオーバーラップするプレ
ートに感知される合計電流はゼロになる。リソグラフィ
ック技術を用いて光構造体について精密にプレートを配
置することによって、光導体へのデバイス構造の精密光
整合は可能になる。
小型電子素子、特にレーザ、検出器、レンズ、導波管等
のオプトエレクトロニック素子のパッケージングにおけ
る精密整合のための方法と構造は、オプトエレクトロニ
ック（ＯＥ）デバイスの製造の精度を大幅に高める。オ
プトエレクトロニックデバイスチップとそのパッケージ
に配置されるプレートのアレイのキャパシタンス測定
は、部品を位置づけるために用いられる。その技術は、
相対位相１８０°で駆動されるパッケージに配置される
２つのオーバーラップするプレートから、デバイスチッ
プに配置されたプレートに容量的に結合された全電流を
感知するため位相感知検出を用いる。部品が適切に整合
されると、パッケージの第３のオーバーラップするプレ
ートに感知される合計電流はゼロになる。リソグラフィ
ック技術を用いて光構造体について精密にプレートを配
置することによって、光導体へのデバイス構造の精密光
整合は可能になる。
【００１１】
【実施例】図１を特に参照すると、レーザチップ又は検
出器チップ等のフリップデバイスチップ１０とパッケー
ジ基板１２が示されている。デバイスチップ上の単一キ
ャパシタプレート１４はデバイスについて精密に配置さ
れている。パッケージ基板１２は、ファイバ溝２０に整
合される２つの異なって駆動される（±Ｖ0 ｓｉｎω
ｔ）キャパシタプレート１６と１８を有する。デバイス
チップ１０とパッケージ基板１２が２つのキャパシタＣ
+ とＣ- を形成するため共に合わされるとき、キャパシ
タプレート１６、１８はデバイスキャパシタプレート１
４を部分的にオーバーラップする。
出器チップ等のフリップデバイスチップ１０とパッケー
ジ基板１２が示されている。デバイスチップ上の単一キ
ャパシタプレート１４はデバイスについて精密に配置さ
れている。パッケージ基板１２は、ファイバ溝２０に整
合される２つの異なって駆動される（±Ｖ0 ｓｉｎω
ｔ）キャパシタプレート１６と１８を有する。デバイス
チップ１０とパッケージ基板１２が２つのキャパシタＣ
+ とＣ- を形成するため共に合わされるとき、キャパシ
タプレート１６、１８はデバイスキャパシタプレート１
４を部分的にオーバーラップする。
【００１２】
【数１】
【００１３】ｘ0 ±ｘはｘ方向のオーバーラップ、εi
は絶縁体の比誘電率、ε0 は自由空間の誘電率である。
基板パッケージの第３のプレートでは、キャパシタＣC
を形成するためチップデバイスプレート１４を完全にオ
ーバーラップし、合計電流を検出器に結合する。ｘ＝０
のとき、Ｃ+ ＝Ｃ- となり、合計電流又は検出信号はゼ
ロとなる。
は絶縁体の比誘電率、ε0 は自由空間の誘電率である。
基板パッケージの第３のプレートでは、キャパシタＣC
を形成するためチップデバイスプレート１４を完全にオ
ーバーラップし、合計電流を検出器に結合する。ｘ＝０
のとき、Ｃ+ ＝Ｃ- となり、合計電流又は検出信号はゼ
ロとなる。
【００１４】本技術の感度は、図２に示される回路を用
いてモデル化されることができる。駆動プレートは正弦
状に駆動されると仮定する。 Ｖ±＝±Ｖ0 ｓｉｎωｔ デバイスプレート１４に結合される電流のインバランス
は、ＣC を介して部分的に結合され、ロックイン検出器
の５０Ω入力インピーダンスＲを横切る電圧降下として
検出される。電流の残部は、デバイスプレート１４、絶
縁層及び接地されたパッケージ基板１２より形成された
寄生キャパシタンスＣP を介する接地に容量的に結合さ
れる。寄生キャパシタンスＣP は感度を減少する一方
で、ゼロの位置を変えない。実際、エアーギャップは部
品間のスタンドオフで保持されて、部品が一緒になると
きに形成されるキャパシタの有効ギャップｄeff は次式
で表される。 ｄeff ＝ｄi ＋εi ｄair 部品間にエアーギャップがあるとき、検出器における電
圧Ｖd は次式で表される。
いてモデル化されることができる。駆動プレートは正弦
状に駆動されると仮定する。 Ｖ±＝±Ｖ0 ｓｉｎωｔ デバイスプレート１４に結合される電流のインバランス
は、ＣC を介して部分的に結合され、ロックイン検出器
の５０Ω入力インピーダンスＲを横切る電圧降下として
検出される。電流の残部は、デバイスプレート１４、絶
縁層及び接地されたパッケージ基板１２より形成された
寄生キャパシタンスＣP を介する接地に容量的に結合さ
れる。寄生キャパシタンスＣP は感度を減少する一方
で、ゼロの位置を変えない。実際、エアーギャップは部
品間のスタンドオフで保持されて、部品が一緒になると
きに形成されるキャパシタの有効ギャップｄeff は次式
で表される。 ｄeff ＝ｄi ＋εi ｄair 部品間にエアーギャップがあるとき、検出器における電
圧Ｖd は次式で表される。
【００１５】
【数２】
【００１６】ここで、ＡC 及びＡp はそれぞれキャパシ
タＣc 及びＣp の領域であり、ｄi はデバイス基板絶縁
体の厚さである。本技術の感度が駆動電圧と周波数に線
形に比例する。
タＣc 及びＣp の領域であり、ｄi はデバイス基板絶縁
体の厚さである。本技術の感度が駆動電圧と周波数に線
形に比例する。
【００１７】実験データは本発明の作動を示すため生成
された。試験部品は、二酸化シリコン及びエポキシを絶
縁層として用い、シリコン基板に製作された。実際のプ
レートパターンは図３に示されており、基板パッケージ
についてデバイスの傾斜に対する感度を減少するよう設
計された。
された。試験部品は、二酸化シリコン及びエポキシを絶
縁層として用い、シリコン基板に製作された。実際のプ
レートパターンは図３に示されており、基板パッケージ
についてデバイスの傾斜に対する感度を減少するよう設
計された。
【００１８】より明確には、２つの駆動プレート１６、
１８が、これらのプレート間の空間を最小限にするため
に近接して配置される。この形状寸法が傾斜に対する測
定の感度を最小限にする。検出器結合プレート２２がデ
バイスで任意の好都合な位置に配置される。デバイス結
合プレート１４が、駆動プレート１６及び１８と検出器
結合プレート２２によってオーバーラップされることが
必要なだけに過ぎない。例示では、これはデバイス結合
プレート１４の”Ｕ”型の形状寸法によって成し遂げら
れ、ここで”Ｕ”の一脚が駆動プレート１６と１８によ
りオーバーラップされ、他の脚が検出器結合プレート２
２を重ねる。傾斜に対する感度はこの形状寸法で大幅に
減少するが、初期の配置精度のみで、感度におけるトレ
ードオフはない。
１８が、これらのプレート間の空間を最小限にするため
に近接して配置される。この形状寸法が傾斜に対する測
定の感度を最小限にする。検出器結合プレート２２がデ
バイスで任意の好都合な位置に配置される。デバイス結
合プレート１４が、駆動プレート１６及び１８と検出器
結合プレート２２によってオーバーラップされることが
必要なだけに過ぎない。例示では、これはデバイス結合
プレート１４の”Ｕ”型の形状寸法によって成し遂げら
れ、ここで”Ｕ”の一脚が駆動プレート１６と１８によ
りオーバーラップされ、他の脚が検出器結合プレート２
２を重ねる。傾斜に対する感度はこの形状寸法で大幅に
減少するが、初期の配置精度のみで、感度におけるトレ
ードオフはない。
【００１９】図３に説明される実施例において、デバイ
ス結合プレート１４はデバイス１０の領域４６０μｍｘ
４８０μｍを占有した。スタンドオフレールはエポキシ
にパターン化され、デクタク（Dektak) プロファイラに
よって測定される。その結果となるエアーギャップは
０．８μｍと１．０μｍの間であるべきだが、スパンオ
ン（作り出された）エポキシフィルムの不完全性により
一層大きいこともある。
ス結合プレート１４はデバイス１０の領域４６０μｍｘ
４８０μｍを占有した。スタンドオフレールはエポキシ
にパターン化され、デクタク（Dektak) プロファイラに
よって測定される。その結果となるエアーギャップは
０．８μｍと１．０μｍの間であるべきだが、スパンオ
ン（作り出された）エポキシフィルムの不完全性により
一層大きいこともある。
【００２０】部品は、システムの感度を測定するためマ
イクロポジショナーと整合されてｘ軸に沿って変位させ
られた。駆動プレート１６と１８は、１ＭＨｚで０．３
５Ｖ rms 信号で駆動された。検出信号はＰＡＲＣ５２０
２ロックイン増幅器によって増幅された。検出電圧の関
数とする変位の測定は図４に示されている。データに適
合する直線は、感度モデルに従って１．４μｍのエアー
ギャップに対応する感度
イクロポジショナーと整合されてｘ軸に沿って変位させ
られた。駆動プレート１６と１８は、１ＭＨｚで０．３
５Ｖ rms 信号で駆動された。検出信号はＰＡＲＣ５２０
２ロックイン増幅器によって増幅された。検出電圧の関
数とする変位の測定は図４に示されている。データに適
合する直線は、感度モデルに従って１．４μｍのエアー
ギャップに対応する感度
【００２１】
【数３】
【００２２】を生ずる。計測のノイズレベルは０．０１
μＶであるため、これらの条件の下で１μｍ未満の変位
を分析することは可能である。
μＶであるため、これらの条件の下で１μｍ未満の変位
を分析することは可能である。
【００２３】キャパシタンスＣ+ とＣ- は部品間の任意
のエアーギャップに強く依存する。それらギャップの差
は、傾斜の量に比例するミスアラインメント（不整合）
となる。例えば、５００μｍ部品を横切る０．５μｍの
傾斜（ｚ軸回りの回転）は、Ｃ+ とＣ- の間で０．０７
μｍのギャップ差を生成する。これは、実験的形状寸法
において１μｍのミスアラインメントの生成をするだろ
う。所定の傾斜角において、誤差の量は（感度を犠牲に
して）エアーギャップを増加すること、又は駆動プレー
トの間の距離を縮めることによって減少される。後者の
最大の制限は部品が配置される初期の精度である。実験
的形状寸法において、±５０μｍの初期配置が必要とな
る。設計を最適化し、且つ配置を±２５μｍに減少すれ
ば、感度を損失することなくミスアラインメントを０．
２５μｍに減少する。
のエアーギャップに強く依存する。それらギャップの差
は、傾斜の量に比例するミスアラインメント（不整合）
となる。例えば、５００μｍ部品を横切る０．５μｍの
傾斜（ｚ軸回りの回転）は、Ｃ+ とＣ- の間で０．０７
μｍのギャップ差を生成する。これは、実験的形状寸法
において１μｍのミスアラインメントの生成をするだろ
う。所定の傾斜角において、誤差の量は（感度を犠牲に
して）エアーギャップを増加すること、又は駆動プレー
トの間の距離を縮めることによって減少される。後者の
最大の制限は部品が配置される初期の精度である。実験
的形状寸法において、±５０μｍの初期配置が必要とな
る。設計を最適化し、且つ配置を±２５μｍに減少すれ
ば、感度を損失することなくミスアラインメントを０．
２５μｍに減少する。
【００２４】本発明は、一次元と同様に二次元において
も精密整合を可能にする能力がある。この精密整合を可
能にする具体例が図５に示されている。ｘ軸に垂直な第
１の対の駆動プレート３２、３４がｘ軸にデバイスを位
置づけるために使用されると共に、ｚ軸に垂直な第２の
対の駆動プレート３６、３８がｚ軸にデバイスを位置づ
けるために使用されている。駆動プレート３２、３４が
信号±Ｖｓｉｎω2 ｔ（即ち、互いに１８０°の位相差
がある）によって駆動され、駆動プレート３６、３８が
信号±Ｖｓｉｎω1 ｔ（即ち、互いに１８０°の位相差
がある）によって駆動される。周波数ｆ1 及びｆ2 （こ
こでω＝２πｆ）が選ばれて、２つの異なる周波数に同
調された検出器の各々が、１方向のみの変位より生じる
オフゼロ電流を感知する。
も精密整合を可能にする能力がある。この精密整合を可
能にする具体例が図５に示されている。ｘ軸に垂直な第
１の対の駆動プレート３２、３４がｘ軸にデバイスを位
置づけるために使用されると共に、ｚ軸に垂直な第２の
対の駆動プレート３６、３８がｚ軸にデバイスを位置づ
けるために使用されている。駆動プレート３２、３４が
信号±Ｖｓｉｎω2 ｔ（即ち、互いに１８０°の位相差
がある）によって駆動され、駆動プレート３６、３８が
信号±Ｖｓｉｎω1 ｔ（即ち、互いに１８０°の位相差
がある）によって駆動される。周波数ｆ1 及びｆ2 （こ
こでω＝２πｆ）が選ばれて、２つの異なる周波数に同
調された検出器の各々が、１方向のみの変位より生じる
オフゼロ電流を感知する。
【００２５】図５に示される実施例では、単一の検出器
結合プレート４０のみが必要とされる。これは、容量性
プレートパターン専用のパッケージ基板での領域を最小
限にする。領域のこの同じ経済性は、デバイス結合プレ
ート４２のアウトラインに指示されているように、デバ
イスにおいても実現されている。勿論、この形状寸法は
全体設計の利益を損失することなく修正されることが理
解される。更に、図３の形状寸法と同様に、この特定の
形状寸法は傾斜に対する感度を減少すると見られるが、
以前のような一次元だけよりむしろ二次元においてであ
る。
結合プレート４０のみが必要とされる。これは、容量性
プレートパターン専用のパッケージ基板での領域を最小
限にする。領域のこの同じ経済性は、デバイス結合プレ
ート４２のアウトラインに指示されているように、デバ
イスにおいても実現されている。勿論、この形状寸法は
全体設計の利益を損失することなく修正されることが理
解される。更に、図３の形状寸法と同様に、この特定の
形状寸法は傾斜に対する感度を減少すると見られるが、
以前のような一次元だけよりむしろ二次元においてであ
る。
【００２６】本発明に従うキャパシタンス技術は、１ミ
クロン変位を分析することができるように示されてき
た。その技術の感度は駆動電圧と周波数に線形に比例す
るため、感度において２０以上の改善度が達成可能であ
る。これらのデバイスに用いられる絶縁体は５Ｖに耐え
るべきであり、用いられるロックインの周波数は５０Ｍ
Ｈｚに及ぶ。報告された測定は、５００μｍ中でギャッ
プ変動が０．５μｍであると仮定すると、１μｍより優
れた変位分析と約１μｍの系統的誤差（システマチック
エラー）をもって設計点を示す。エアーギャップ、駆動
電圧及び周波数を増加することによって、サブミクロン
整合を達成することが可能となる。
クロン変位を分析することができるように示されてき
た。その技術の感度は駆動電圧と周波数に線形に比例す
るため、感度において２０以上の改善度が達成可能であ
る。これらのデバイスに用いられる絶縁体は５Ｖに耐え
るべきであり、用いられるロックインの周波数は５０Ｍ
Ｈｚに及ぶ。報告された測定は、５００μｍ中でギャッ
プ変動が０．５μｍであると仮定すると、１μｍより優
れた変位分析と約１μｍの系統的誤差（システマチック
エラー）をもって設計点を示す。エアーギャップ、駆動
電圧及び周波数を増加することによって、サブミクロン
整合を達成することが可能となる。
【００２７】本発明の特徴の組合せが、オプトエレクト
ロニックデバイスの問題に対する実際的解決方法を提供
している。デバイスチップへのパッシブ結合プレートの
使用により、チップをフェースダウンで（表を裏にし
て）配置することが可能になる。これは、デバイスチッ
プとパッケージ基板の両方に直接電気接触を必要とする
自明の容量性結合型よりも大変有利である。デバイスチ
ップに容量的に結合するための検出器結合プレートの付
加は、このような配置を行うことを可能にする特徴であ
る。２つの異なって駆動される駆動プレートの使用によ
って、典型的なキャパシタンス測定方法を困難にする、
寄生キャパシタンスやギャップ依存等の系統的誤差のソ
ースの殆どを取り除く。
ロニックデバイスの問題に対する実際的解決方法を提供
している。デバイスチップへのパッシブ結合プレートの
使用により、チップをフェースダウンで（表を裏にし
て）配置することが可能になる。これは、デバイスチッ
プとパッケージ基板の両方に直接電気接触を必要とする
自明の容量性結合型よりも大変有利である。デバイスチ
ップに容量的に結合するための検出器結合プレートの付
加は、このような配置を行うことを可能にする特徴であ
る。２つの異なって駆動される駆動プレートの使用によ
って、典型的なキャパシタンス測定方法を困難にする、
寄生キャパシタンスやギャップ依存等の系統的誤差のソ
ースの殆どを取り除く。
【００２８】任意の実際に重要な最後に残る系統的誤差
は、パッケージ基板についてデバイスの傾斜からくるよ
り高いオーダの影響である。順序効果を大幅に減少する
本発明の新たな特徴は、図３と図５に示される好ましい
実施例によって最も良く説明されている。プレートのレ
イアウトは、キャパシタＣ+ とＣ- の駆動プレートの空
間分離を最小限にするように選ばれる。所定の量の傾斜
はこの分離に比例する整合誤差を生成するので、分離が
小さくなればなるほど一層好ましい。極小の分離を考慮
に入れるような２つの主な概念は、（駆動プレートの間
から検出器プレートを移動することによる）パッケージ
における駆動プレートの近接と、デバイス結合プレート
の駆動プレートへのオーバーラップの量を最小限にする
ことである。オーバーラップは効果的なキャパシタプレ
ートのサイズを指すが、その一対の中心間分離に影響を
及ぼす。オーバーラップの量によって、初期のデバイス
配置許容差によって収容されると共に制限される、運動
のダイナミックレンジが決定される。オーバーラップの
減少は信号を減少するために、キャパシタンストランス
ジューサにおいて反直観的である。しかしながら、本発
明において、関連信号は位置について実際上キャパシタ
ンスの派生物に比例するのであって、キャパシタンス自
体にではない。
は、パッケージ基板についてデバイスの傾斜からくるよ
り高いオーダの影響である。順序効果を大幅に減少する
本発明の新たな特徴は、図３と図５に示される好ましい
実施例によって最も良く説明されている。プレートのレ
イアウトは、キャパシタＣ+ とＣ- の駆動プレートの空
間分離を最小限にするように選ばれる。所定の量の傾斜
はこの分離に比例する整合誤差を生成するので、分離が
小さくなればなるほど一層好ましい。極小の分離を考慮
に入れるような２つの主な概念は、（駆動プレートの間
から検出器プレートを移動することによる）パッケージ
における駆動プレートの近接と、デバイス結合プレート
の駆動プレートへのオーバーラップの量を最小限にする
ことである。オーバーラップは効果的なキャパシタプレ
ートのサイズを指すが、その一対の中心間分離に影響を
及ぼす。オーバーラップの量によって、初期のデバイス
配置許容差によって収容されると共に制限される、運動
のダイナミックレンジが決定される。オーバーラップの
減少は信号を減少するために、キャパシタンストランス
ジューサにおいて反直観的である。しかしながら、本発
明において、関連信号は位置について実際上キャパシタ
ンスの派生物に比例するのであって、キャパシタンス自
体にではない。
【００２９】本発明の他の重要な設計原理は、傾斜感度
を更に減少するためにエアーギャップを付加することで
ある。所定の量の傾斜は、名目ギャップにより分割され
たＣ + とＣ- のギャップの差に比例して整合誤差を生成
する。従って、大きなギャップは傾斜感度を減少する。
ギャップの増加が信号を減少するため、ギャップの拡大
は容量性トランスジューサ設計への自明の付加ではな
い。余分なエアーギャップは、必要以上に高い絶対感度
をトレードオフすることによって、より低い系統的誤差
の達成を可能にする新たな特徴の１つである。
を更に減少するためにエアーギャップを付加することで
ある。所定の量の傾斜は、名目ギャップにより分割され
たＣ + とＣ- のギャップの差に比例して整合誤差を生成
する。従って、大きなギャップは傾斜感度を減少する。
ギャップの増加が信号を減少するため、ギャップの拡大
は容量性トランスジューサ設計への自明の付加ではな
い。余分なエアーギャップは、必要以上に高い絶対感度
をトレードオフすることによって、より低い系統的誤差
の達成を可能にする新たな特徴の１つである。
【００３０】
【発明の効果】本発明は上記より構成されており、レー
ザ、検出器、レンズ及び導波管等のオプトエレクトロニ
ック素子をパッケージ基板に精密整合するための構造と
方法を提供する。
ザ、検出器、レンズ及び導波管等のオプトエレクトロニ
ック素子をパッケージ基板に精密整合するための構造と
方法を提供する。
【図１】本発明に従ってキャパシタンス整合技術の基本
原理を説明するために、レーザチップとそのパッケージ
を示す拡大等角図である。
原理を説明するために、レーザチップとそのパッケージ
を示す拡大等角図である。
【図２】図１に示されるキャパシタンス整合構造の回路
モデルの電気的概略図である。
モデルの電気的概略図である。
【図３】容量性プレートのパターンを示すデバイスチッ
プとパッケージ基板の特定の実施例の平面図である。
プとパッケージ基板の特定の実施例の平面図である。
【図４】変位を信号の関数とするデータを示しながら、
実験的デバイスチップとパッケージ基板を用いて測定値
の作図を示すグラフである。
実験的デバイスチップとパッケージ基板を用いて測定値
の作図を示すグラフである。
【図５】２次元に位置づけるための本発明の整合技術の
適用を示す平面図である。
適用を示す平面図である。
１０ デバイスチップ １２ パッケージ基板 １４ デバイス結合プレート １６、１８ 駆動プレート ２０ ファイバ溝 ２２ 検出器結合プレート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エドワード ジョン ヤームチュク アメリカ合衆国10541、ニューヨーク州サ マーズ、フランクリン ドライヴ （番地 なし)
Claims (6)
- 【請求項１】 小型電子デバイスを整合するための構造
であって、デバイスチップの上にあるパッシブ結合プレ
ートであって、前記デバイスチップがパッケージ基板に
フェースダウンで配置するよう適合されるパッシブ結合
プレートと、前記パッケージ基板の上にある第１と第２
駆動プレートであって、前記デバイスチップが前記パッ
ケージ基板に配置するよう位置づけられるとき前記パッ
シブ結合プレートをオーバーラップする第１と第２駆動
プレートと、前記第１と第２の駆動プレートを逆位相の
交流電圧で駆動するための手段と、前記パッケージ基板
の上にある検出器結合プレートであって、前記デバイス
チップが前記パッケージ基板に配置するよう位置づけら
れるとき前記パッシブ結合プレートを少なくとも部分的
にオーバーラップする検出器結合プレートと、前記検出
器結合プレートの電流を感知するための手段であって、
前記デバイスチップが前記パッケージ基板について適切
に整合されるとき前記感知された電流がゼロとなる手段
と、を含む小型電子デバイスの整合構造。 - 【請求項２】 前記検出器結合プレートが、前記第１と
第２駆動プレートの中間に配置される請求項１に記載の
小型電子デバイスの整合構造。 - 【請求項３】 前記第１と第２駆動プレートが傾斜に対
する感度を最小限にするため最小スペーシングで相互に
直近で隣接して位置づけられ、前記検出器結合プレート
が前記第１と第２駆動プレートから離れて配置され、前
記デバイスチップ上の前記パッシブ結合プレートが前記
第１及び第２駆動プレートと前記検出器結合プレートの
配置に従うような形状寸法を有する、請求項１に記載の
小型電子デバイスの整合構造。 - 【請求項４】 前記パッケージ基板の上にある第３と第
４駆動プレートであって、前記第１と第２駆動プレート
に垂直に向けられる第３と第４駆動プレートと、前記第
３と第４駆動プレートを逆位相の交流電圧及び前記第１
と第２駆動プレートに適用される電圧の周波数と異なる
周波数で駆動するための第２の手段と、を更に備え、前
記検出器結合プレートにおいて電流を感知するための前
記手段が異なる周波数に感知性を有する、請求項１に記
載の小型電子デバイスの整合構造。 - 【請求項５】 基板パッケージについて小型電子デバイ
スを整合するための方法であって、デバイスチップにパ
ッシブ結合プレートを適用する工程と、前記パッケージ
基板に第１と第２駆動プレートを適用する工程と、前記
パッケージ基板に検出器結合プレートを適用する工程
と、前記パッケージ基板にフェースダウンで配置するよ
う前記デバイスチップを位置づけることによって、前記
パッシブ結合プレートが前記第１及び第２駆動プレート
と前記検出器結合プレートによりオーバーラップされる
工程と、前記第１と第２駆動プレートを逆位相の交流電
圧で駆動する工程と、前記検出器結合プレートにおいて
電流を感知し、前記デバイスチップが前記パッケージ基
板について適切に整合されるとき前記感知された電流が
ゼロになる工程と、を含む小型電子デバイスの整合方
法。 - 【請求項６】 前記第１と第２駆動プレートが傾斜に対
する感度を最小限にするように最小スペーシングで相互
に直近で隣接して位置づけられ、前記検出器結合プレー
トが前記第１と第２駆動プレートから離れて配置され、
前記デバイスチップ上の前記パッシブ結合プレートが前
記第１及び第２駆動プレートと前記検出器結合プレート
の配置に従うような形状寸法を有する、請求項５に記載
の小型電子デバイスの整合方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US679412 | 1991-04-02 | ||
| US07/679,412 US5130660A (en) | 1991-04-02 | 1991-04-02 | Miniature electronic device aligner using capacitance techniques |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04338682A JPH04338682A (ja) | 1992-11-25 |
| JPH0652808B2 true JPH0652808B2 (ja) | 1994-07-06 |
Family
ID=24726808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040920A Expired - Lifetime JPH0652808B2 (ja) | 1991-04-02 | 1992-02-27 | 小型電子デバイスの整合構造及びその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5130660A (ja) |
| EP (1) | EP0507099B1 (ja) |
| JP (1) | JPH0652808B2 (ja) |
| DE (1) | DE69207460D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5639323A (en) * | 1995-02-17 | 1997-06-17 | Aiwa Research And Development, Inc. | Method for aligning miniature device components |
| US6518679B2 (en) | 2000-12-15 | 2003-02-11 | International Business Machines Corporation | Capacitive alignment structure and method for chip stacking |
| US7654816B2 (en) * | 2004-10-07 | 2010-02-02 | Hewlett-Packard Development Company, L.P. | Lithographic mask alignment |
| EP1763078B1 (en) | 2005-09-09 | 2013-04-10 | STMicroelectronics Srl | Alignment measurement system to determine alignment between chips |
| US7193423B1 (en) * | 2005-12-12 | 2007-03-20 | International Business Machines Corporation | Wafer-to-wafer alignments |
| US20090195930A1 (en) * | 2008-01-31 | 2009-08-06 | Lille Jeffrey S | Magnetic recording slider with flex side pads |
| DE102015216438A1 (de) * | 2015-08-27 | 2017-03-02 | Carl Zeiss Smt Gmbh | Sensoranordnung für eine Lithographieanlage, Lithographieanlage und Verfahren zum Betreiben einer Lithographieanlage |
| US11525662B2 (en) * | 2020-08-13 | 2022-12-13 | Meta Platforms Technologies, Llc | Electromechanical displacement sensor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3808527A (en) * | 1973-06-28 | 1974-04-30 | Ibm | Alignment determining system |
| FR2553532A1 (fr) * | 1983-10-12 | 1985-04-19 | Varian Associates | Dispositif capacitif d'alignement de masque |
| US4607213A (en) * | 1983-10-12 | 1986-08-19 | Varian Associates, Inc. | Shielded capacitive mask aligner |
| US4654581A (en) * | 1983-10-12 | 1987-03-31 | Hewlett-Packard Company | Capacitive mask aligner |
| US4566193A (en) * | 1984-07-31 | 1986-01-28 | Hewlett-Packard Company | Use of an electronic vernier for evaluation of alignment in semiconductor processing |
| US4736629A (en) * | 1985-12-20 | 1988-04-12 | Silicon Designs, Inc. | Micro-miniature accelerometer |
| CH670306A5 (ja) * | 1986-11-13 | 1989-05-31 | Hans Ulrich Meyer | |
| GB2208943B (en) * | 1987-08-19 | 1991-07-31 | Plessey Co Plc | Alignment of fibre arrays |
| US5008619A (en) * | 1988-11-18 | 1991-04-16 | Amp-Akzo Corporation | Multilevel circuit board precision positioning |
-
1991
- 1991-04-02 US US07/679,412 patent/US5130660A/en not_active Expired - Fee Related
-
1992
- 1992-02-27 JP JP4040920A patent/JPH0652808B2/ja not_active Expired - Lifetime
- 1992-03-06 DE DE69207460T patent/DE69207460D1/de not_active Expired - Lifetime
- 1992-03-06 EP EP92103820A patent/EP0507099B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0507099A1 (en) | 1992-10-07 |
| US5130660A (en) | 1992-07-14 |
| EP0507099B1 (en) | 1996-01-10 |
| DE69207460D1 (de) | 1996-02-22 |
| JPH04338682A (ja) | 1992-11-25 |
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