JPH0653182A - プラズマエッチング方法 - Google Patents

プラズマエッチング方法

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Publication number
JPH0653182A
JPH0653182A JP20329992A JP20329992A JPH0653182A JP H0653182 A JPH0653182 A JP H0653182A JP 20329992 A JP20329992 A JP 20329992A JP 20329992 A JP20329992 A JP 20329992A JP H0653182 A JPH0653182 A JP H0653182A
Authority
JP
Japan
Prior art keywords
film
etching
plasma etching
resist
photo
Prior art date
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Pending
Application number
JP20329992A
Other languages
English (en)
Inventor
Masaru Yoshida
優 吉田
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Abstract

(57)【要約】 【目的】プラズマエッチング後のマスク材の除去工程を
必要としないプラズマエッチング方法を提供する。 【構成】厚さAμmの層間膜14と、厚さBμmのフォト
レジスト15を、エッチング速度比がA:Bとなる条件で
同時にプラズマエッチングを行なうことにより、層間膜
14とフォトレジスト15は同時にエッチングが終了し、フ
ォトレジスト15を除去する工程が不要となり、製造工程
の簡略化が可能になる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体基板表面に堆積
された膜のプラズマエッチング方法に関するものであ
る。
【0002】
【従来の技術】従来のこの種プラズマエッチング方法と
しては、例えば図3に示すように構成されたものが知ら
れている。以下、図面に基づいて説明すると、半導体基
板1の表面に堆積された膜2を所定のパターンに加工す
るには、フォトリソグラフィーによって所定のパターン
に形成されたフォトレジスト3をマスクとしてプラズマ
エッチングを施した後、フォトレジスト3を除去してい
る。
【0003】
【発明が解決しようとする課題】しかしながらこのよう
な従来の方法では、半導体基板1の表面に堆積された1
層の膜2を所定のパターンに加工するためにフォトリソ
グラフィー、プラズマエッチング、フォトレジスト除去
の3工程が必要であり、コストの増大、製造工程内での
パーティクルによるパターン不良や汚染による歩留低下
が問題となっている。
【0004】本発明はこのような課題を解決するもの
で、従来方法よりも工程数が少なく、半導体表面に堆積
された膜を所定のパターンに形成するプラズマエッチン
グ方法を提供することを目的とする。
【0005】
【課題を解決するための手段】この課題を解決するため
に本発明は、半導体基板表面に堆積された第1の膜を、
その上面に所定のパターンに形成された第2の膜をマス
クとしてエッチング加工する工程において、第1の膜の
エッチングが終了したときに第2の膜のエッチングも終
了するエッチング速度比となる条件で第1の膜と第2の
膜を同時にエッチングすることを要旨とするものであ
る。
【0006】
【作用】この構成により、第2の膜の除去工程が不要と
なり、作業能率の向上、延いてはコストダウンを図るこ
とができる。
【0007】
【実施例】以下、本発明の一実施例について、図面に基
づいて説明する。図1および図2において、11は半導体
基板で、この半導体基板11の表面に素子分離領域12、ポ
リシリコンゲート13を所定のパターンに形成した後、層
間膜14をAμm堆積させ、その上面にフォトレジスト15
を厚さBμm形成する(図1参照)。
【0008】その後、前記層間膜14とフォトレジスト15
のエッチング速度比が、膜厚比と同じA:Bになるエッ
チング条件でプラズマエッチングを行なう。エッチング
速度比はエッチングガスの流量、混合比、また投入電
力、ガス圧によって所定の値を得ることができる。
【0009】上記の条件でプラズマエッチングを行な
い、層間膜14のエッチングが終点に達すると、フォトレ
ジスト15も同時にエッチングが終了する(図2参照)。
このように、本発明実施例のプラズマエッチングを使用
すれば、フォトレジスト除去工程が不要となり半導体装
置の製造工程の簡略化が可能になる。
【0010】なお本実施例では、被エッチング膜に層間
膜を使用したが、ポリシリコン、アルミニウムなどの導
電膜も適応可能である。
【0011】
【発明の効果】以上のように本発明によれば、エッチン
グ後のマスク材を除去する工程が不要となり、半導体装
置の製造工程が簡略化され、工程内のパーティクル低減
による歩留向上や、製造コストの低減が図れる。
【図面の簡単な説明】
【図1】本発明の一実施例におけるプラズマエッチング
前の状態を示す断面図である。
【図2】同プラズマエッチング直後の状態を示す断面図
である。
【図3】従来方法によるパターン加工方法を示す断面図
である。
【符号の説明】
11 半導体基板 12 素子分離領域 13 ポリシリコンゲート 14 層間膜 15 フォトレジスト

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板表面に堆積された第1の膜
    を、その上面に所定のパターンに形成された第2の膜を
    マスクとしてエッチング加工する工程において、第1の
    膜のエッチングが終了したときに第2の膜のエッチング
    も終了するエッチング速度比となる条件で第1の膜と第
    2の膜を同時にエッチングすることを特徴とするプラズ
    マエッチング方法。
JP20329992A 1992-07-30 1992-07-30 プラズマエッチング方法 Pending JPH0653182A (ja)

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