JPH0653320A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0653320A JPH0653320A JP20222892A JP20222892A JPH0653320A JP H0653320 A JPH0653320 A JP H0653320A JP 20222892 A JP20222892 A JP 20222892A JP 20222892 A JP20222892 A JP 20222892A JP H0653320 A JPH0653320 A JP H0653320A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor chip
- diagonal
- point
- gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、多数の配線を有する半導体装置に関
し、配線の長さを短縮することを目的とする。 【構成】四角い半導体チップ10の辺に対して斜めとなる
格子線に沿って配置される第一の配線１と、前記半導体
チップ10の各辺と平行な縦横の格子線に沿って形成され
る第二の配線40とを含み構成する。
し、配線の長さを短縮することを目的とする。 【構成】四角い半導体チップ10の辺に対して斜めとなる
格子線に沿って配置される第一の配線１と、前記半導体
チップ10の各辺と平行な縦横の格子線に沿って形成され
る第二の配線40とを含み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、半導体装置の配線のレイアウトに関する。
り詳しくは、半導体装置の配線のレイアウトに関する。
【０００２】近年、ＬＳＩの高速／高性能化に伴い、論
理回路（ゲート）部のみの基本ディレーだけでなく、ゲ
ートに配線負荷が付いた負荷ディレーの高速化（負荷配
線長の短縮化）が要求されている。このため、パターン
の微細化、高集積化等により負荷配線長の短縮がなされ
ているが、現状では、更に高速化が必要である。
理回路（ゲート）部のみの基本ディレーだけでなく、ゲ
ートに配線負荷が付いた負荷ディレーの高速化（負荷配
線長の短縮化）が要求されている。このため、パターン
の微細化、高集積化等により負荷配線長の短縮がなされ
ているが、現状では、更に高速化が必要である。
【０００３】
【従来の技術】図４は、従来の配線のレイアウトを示す
平面図である。半導体装置において、例えばマトリクス
状に配置された複数のゲートＧの間を配線する場合に、
その配線方向（チャネル）は、図４(a) に示すように四
角のチップの各辺に対して平行な横方向と縦方向、即ち
Ｘ方向とＹ方向に沿って配線を配置していた。
平面図である。半導体装置において、例えばマトリクス
状に配置された複数のゲートＧの間を配線する場合に、
その配線方向（チャネル）は、図４(a) に示すように四
角のチップの各辺に対して平行な横方向と縦方向、即ち
Ｘ方向とＹ方向に沿って配線を配置していた。
【０００４】したがって、斜め方向にあるゲートＧ同士
を接続する場合にも、二点鎖線に示すように、Ｘ方向の
パターンとＹ方向のパターンを使用することになる。斜
め方向にあるゲートＧ同士を配線する場合には、図４
(b) に示すように、横方向（Ｘ方向）のパターン４１と
縦方向（Ｙ方向）のパターン４２のみにより構成し、こ
れらは、絶縁膜（不図示）を介して配置され、しかもコ
ンタクトホール４３を通して接続されている。
を接続する場合にも、二点鎖線に示すように、Ｘ方向の
パターンとＹ方向のパターンを使用することになる。斜
め方向にあるゲートＧ同士を配線する場合には、図４
(b) に示すように、横方向（Ｘ方向）のパターン４１と
縦方向（Ｙ方向）のパターン４２のみにより構成し、こ
れらは、絶縁膜（不図示）を介して配置され、しかもコ
ンタクトホール４３を通して接続されている。
【０００５】この場合の配線長は、縦方向の長さと横方
向の長さの和によって決まる。例えば、図４(b) に示す
ように、Ａ点からＢ点への向きがチップの辺に対して斜
めに位置している場合に、これらの点に配置される配線
４０の長さＬを求めると、次のようになる。ただし、Ａ
点のＸＹ座標は（ＸA ，ＹA ）、Ｂ点のＸＹ座標は（Ｘ
B ，ＹB ）である。
向の長さの和によって決まる。例えば、図４(b) に示す
ように、Ａ点からＢ点への向きがチップの辺に対して斜
めに位置している場合に、これらの点に配置される配線
４０の長さＬを求めると、次のようになる。ただし、Ａ
点のＸＹ座標は（ＸA ，ＹA ）、Ｂ点のＸＹ座標は（Ｘ
B ，ＹB ）である。
【０００６】 Ｌ＝｜ＸA −ＸB ｜＋｜ＹA −ＹB ｜ …(1) なお、Ｘ、Ｙ方向（縦横）の仮想線によって構成される
格子線は、Ｘ方向のピッチがｄx 、Ｙ方向のピッチがｄ
y であって、ｄx とｄy は必ずしも等しく設定されるも
のでない。
格子線は、Ｘ方向のピッチがｄx 、Ｙ方向のピッチがｄ
y であって、ｄx とｄy は必ずしも等しく設定されるも
のでない。
【０００７】
【発明が解決しようとする課題】ところで、ＬＳＩの高
速化、高性能化に伴ってゲート部の信号の遅れを小さく
するだけでなく、ゲート相互間を接続する配線のインー
ピダンスによる遅れも少なくする必要がある。
速化、高性能化に伴ってゲート部の信号の遅れを小さく
するだけでなく、ゲート相互間を接続する配線のインー
ピダンスによる遅れも少なくする必要がある。
【０００８】しかし、上記したようなＸ方向チャネル領
域とＹ方向チャネル領域のみによって配線を形成する
と、配線の始点と終点が離れている場合に配線長Ｌが長
すぎてインピーダンスが大きくなり、このままでは、高
速化の妨げになるといった問題がある。
域とＹ方向チャネル領域のみによって配線を形成する
と、配線の始点と終点が離れている場合に配線長Ｌが長
すぎてインピーダンスが大きくなり、このままでは、高
速化の妨げになるといった問題がある。
【０００９】本発明はこのような問題に鑑みてなされた
ものであって、配線長を短縮化することができる半導体
装置を提供することを目的とする。
ものであって、配線長を短縮化することができる半導体
装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記した課題は、図１、
２に例示するように、絶縁膜を介して上と下の層にそれ
ぞれ配置される第一の導体パターン１ａと第二の導体パ
ターン１ｂが、四角い半導体チップ10の一辺に対して４
５°と１３５°の方向に配置されるとともに、該第一の
導体パターン１ａと該第二の導体パターン１ｂの少なく
とも一方により形成される配線１の始点Ａから終点Ｂの
方向は、前記半導体チップ10の前記一辺に対して２０°
〜７０°、１１０°〜１６０°、２００°〜２５０°、
２９０°〜３４０°のいずれかに傾いていることを特徴
とする半導体装置により達成する。
２に例示するように、絶縁膜を介して上と下の層にそれ
ぞれ配置される第一の導体パターン１ａと第二の導体パ
ターン１ｂが、四角い半導体チップ10の一辺に対して４
５°と１３５°の方向に配置されるとともに、該第一の
導体パターン１ａと該第二の導体パターン１ｂの少なく
とも一方により形成される配線１の始点Ａから終点Ｂの
方向は、前記半導体チップ10の前記一辺に対して２０°
〜７０°、１１０°〜１６０°、２００°〜２５０°、
２９０°〜３４０°のいずれかに傾いていることを特徴
とする半導体装置により達成する。
【００１１】または、四角い半導体チップ10の辺に対し
て斜めとなる格子線に沿って配置される第一の配線１
と、前記半導体チップ10の各辺と平行な縦横の格子線に
沿って形成される第二の配線40とを有することを特徴と
する半導体装置によって達成する。
て斜めとなる格子線に沿って配置される第一の配線１
と、前記半導体チップ10の各辺と平行な縦横の格子線に
沿って形成される第二の配線40とを有することを特徴と
する半導体装置によって達成する。
【００１２】または、図３に例示するように、四角い半
導体チップに形成された複数のゲートと、前記半導体チ
ップの辺に対して平行な方向と直角な方向に配線され、
前記導体チップの辺の方向に配置された前記ゲート間を
接続する第一の配線チャネル領域と、前記半導体チップ
の辺に対して斜め方向に配線され、前記半導体チップの
辺に対して斜め方向に位置する前記ゲート間を接続する
第二の配線チャネル領域とを有することを特徴とする半
導体装置によって達成する。
導体チップに形成された複数のゲートと、前記半導体チ
ップの辺に対して平行な方向と直角な方向に配線され、
前記導体チップの辺の方向に配置された前記ゲート間を
接続する第一の配線チャネル領域と、前記半導体チップ
の辺に対して斜め方向に配線され、前記半導体チップの
辺に対して斜め方向に位置する前記ゲート間を接続する
第二の配線チャネル領域とを有することを特徴とする半
導体装置によって達成する。
【００１３】
【作 用】本発明によれば、半導体チップ１０の辺に対
して斜め方向チャネル領域の配線１を採用しているため
に、斜め方向に配置した点を結ぶ配線長が短縮化され、
配線負荷が少なくなってさらに高速化が促進される。
して斜め方向チャネル領域の配線１を採用しているため
に、斜め方向に配置した点を結ぶ配線長が短縮化され、
配線負荷が少なくなってさらに高速化が促進される。
【００１４】また、その斜めの配線１が、半導体チップ
１０の辺に対して４５°と１３５°に傾斜させた導電パ
ターン１ａ，１ｂから構成されている場合には、その辺
に対して２０°〜７０°、１１０〜１６０°、２００°
〜２５０°又は２９０°〜３４０°の方向にある２点間
を結ぶ配線に最も有効であることが、後述する表１から
明らかになっている。
１０の辺に対して４５°と１３５°に傾斜させた導電パ
ターン１ａ，１ｂから構成されている場合には、その辺
に対して２０°〜７０°、１１０〜１６０°、２００°
〜２５０°又は２９０°〜３４０°の方向にある２点間
を結ぶ配線に最も有効であることが、後述する表１から
明らかになっている。
【００１５】さらに、斜め方向チャネルによる配線１と
縦横方向チャネルによる配線４０を併存させているため
に、短縮化できる方向のチャネルを選択して配線を形成
すれば、最も効果的な配線が可能になる。
縦横方向チャネルによる配線４０を併存させているため
に、短縮化できる方向のチャネルを選択して配線を形成
すれば、最も効果的な配線が可能になる。
【００１６】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１、本発明の一実施例を示す配線のレ
イアウトを示す平面図である。
いて説明する。図１、本発明の一実施例を示す配線のレ
イアウトを示す平面図である。
【００１７】図１(a) 中符号１は、半導体装置に形成さ
れる一部の配線で、この配線１の配線方向（チャネル）
は、半導体チップの辺に対して斜めになるＺ1 方向の第
一の仮想線２とＺ2 方向の第二の仮想線３により構成さ
れた菱形の目を有する格子線に沿って形成される。
れる一部の配線で、この配線１の配線方向（チャネル）
は、半導体チップの辺に対して斜めになるＺ1 方向の第
一の仮想線２とＺ2 方向の第二の仮想線３により構成さ
れた菱形の目を有する格子線に沿って形成される。
【００１８】この配線１のうち、Ｚ1 方向の配線パター
ン１ａとＺ2 方向の配線パターン１ｂは、絶縁膜（不図
示）を介して形成されるものであり、これらは、コンタ
クトホール４を介して接続するようになっており、コン
タクトホール４の高さは無視できる程度の値である。
ン１ａとＺ2 方向の配線パターン１ｂは、絶縁膜（不図
示）を介して形成されるものであり、これらは、コンタ
クトホール４を介して接続するようになっており、コン
タクトホール４の高さは無視できる程度の値である。
【００１９】ところで、この場合の第一の仮想線２と第
二の仮想線３は、一つの辺に対してθと１８０°−θと
に傾けられたもので、それぞれ等間隔に複数本引かれる
線であり、第一の仮想線２の間隔ｄ1 と第二の仮想線３
の間隔ｄ2 は等しいものとする。また、それらの交点を
縦線と横線で結べば、図１(b) に示すように、半導体チ
ップの辺に平行なＸ方向の第三の仮想線５とＹ方向の第
四の仮想線６からなる縦横の格子線が形成され、これは
図４(b) に示す従来のＸＹ配線方向に対応している。
二の仮想線３は、一つの辺に対してθと１８０°−θと
に傾けられたもので、それぞれ等間隔に複数本引かれる
線であり、第一の仮想線２の間隔ｄ1 と第二の仮想線３
の間隔ｄ2 は等しいものとする。また、それらの交点を
縦線と横線で結べば、図１(b) に示すように、半導体チ
ップの辺に平行なＸ方向の第三の仮想線５とＹ方向の第
四の仮想線６からなる縦横の格子線が形成され、これは
図４(b) に示す従来のＸＹ配線方向に対応している。
【００２０】なお、この場合の第三の仮想線５の間隔ｄ
x と第四の仮想線６の間隔ｄy は、第一の仮想線２と第
二の仮想線３により決定されることになる。次に、上記
した斜め方向のチャネルに沿って形成する配線の最短の
長さを、図１(a),(b) に基づいて求めてみる。
x と第四の仮想線６の間隔ｄy は、第一の仮想線２と第
二の仮想線３により決定されることになる。次に、上記
した斜め方向のチャネルに沿って形成する配線の最短の
長さを、図１(a),(b) に基づいて求めてみる。
【００２１】まず、配線の始点をＡと終点をＢとして、
それらを、Ｘ方向とＹ方向の格子線の座標により表示し
てＡ点（ＸA 、ＹB ）、Ｂ点（ＸB 、ＹB ）とする。こ
の場合、２点間のＸ方向の距離をＸ0 とすればＸ0 ＝｜
ＸA −ＸB ｜となり、Ｙ方向の距離をＹ0 とすればＹ0
＝｜ＹA −ＹB ｜となる。
それらを、Ｘ方向とＹ方向の格子線の座標により表示し
てＡ点（ＸA 、ＹB ）、Ｂ点（ＸB 、ＹB ）とする。こ
の場合、２点間のＸ方向の距離をＸ0 とすればＸ0 ＝｜
ＸA −ＸB ｜となり、Ｙ方向の距離をＹ0 とすればＹ0
＝｜ＹA −ＹB ｜となる。
【００２２】そして、θ＝tan -1（ｄy ／ｄx ）とすれ
ば、斜めチャネルに沿った点Ａと点Ｂの間の最短の長さ
Ｌ1 は次のようにして決定される。 Ｘ0 ≧Ｙ0 の場合 Ｌ1 ＝Ｘ0 ／cos θ …（2) Ｘ0 ≦Ｙ0 の場合 Ｌ1 ＝Ｙ0 ／sin θ …（3) これによれば、ｄy ＝ｄx の場合、即ちＺ1 方向とＺ2
方向の傾きを４５°と１３５°とする場合には、Ｘ0 ≧
Ｙ0 のときにＬ1 ＝√（２Ｘ0 2）となり、Ｘ0≦Ｙ0 の
ときにＬ1 ＝√（２Ｙ0 2）となる。
ば、斜めチャネルに沿った点Ａと点Ｂの間の最短の長さ
Ｌ1 は次のようにして決定される。 Ｘ0 ≧Ｙ0 の場合 Ｌ1 ＝Ｘ0 ／cos θ …（2) Ｘ0 ≦Ｙ0 の場合 Ｌ1 ＝Ｙ0 ／sin θ …（3) これによれば、ｄy ＝ｄx の場合、即ちＺ1 方向とＺ2
方向の傾きを４５°と１３５°とする場合には、Ｘ0 ≧
Ｙ0 のときにＬ1 ＝√（２Ｘ0 2）となり、Ｘ0≦Ｙ0 の
ときにＬ1 ＝√（２Ｙ0 2）となる。
【００２３】これに対して縦横チャネルに基づく配線長
Ｌ2 を求めると、式(1) からＬ2 ＝｜ＸA −ＸB ｜＋｜
ＹA −ＹB ｜となる。そこで、半導体チップの一辺に対
するＺ1 方向とＺ2 方向の傾きθをそれぞれ４５°、１
３５°として、図２に示すようなＡ点から、数字を○で
囲ったＢ点までの配線の長さについて、斜め（Ｚ1 ／Ｚ
2 ）チャネルに沿った配線長Ｌ1 と、縦横（Ｘ／Ｙ）チ
ャネルに沿った配線長Ｌ2 の双方を式(1) 〜(3) に基づ
いて求めるてみる。なお、始点（Ａ点）はＸＹ座標の原
点（０，０）に固定し、終点（Ｂ点）の位置を可変とす
る。
Ｌ2 を求めると、式(1) からＬ2 ＝｜ＸA −ＸB ｜＋｜
ＹA −ＹB ｜となる。そこで、半導体チップの一辺に対
するＺ1 方向とＺ2 方向の傾きθをそれぞれ４５°、１
３５°として、図２に示すようなＡ点から、数字を○で
囲ったＢ点までの配線の長さについて、斜め（Ｚ1 ／Ｚ
2 ）チャネルに沿った配線長Ｌ1 と、縦横（Ｘ／Ｙ）チ
ャネルに沿った配線長Ｌ2 の双方を式(1) 〜(3) に基づ
いて求めるてみる。なお、始点（Ａ点）はＸＹ座標の原
点（０，０）に固定し、終点（Ｂ点）の位置を可変とす
る。
【００２４】そして、Ｌ1 、Ｌ2 の単位を任意としてそ
れらの結果を示すと表１のようになり、Ｚ1 ／Ｚ2 チャ
ネルでの信号配線長Ｌ1 とＸ／Ｙチャネルでの信号配線
長Ｌ 2 の有効領域を比較すると、Ｘ軸上の正方向を基準
にして、Ａ点から概ね２０°〜７０°、１１０°〜１６
０°の傾きの範囲内にある，，等のＢ点（終点）
についてはＬ1 ≧Ｌ2 となり、斜め方向チャネルが有効
であることがわかる。また、図及び表に示していない
が、２００°〜２５０°、２９０°〜３４０°について
も斜め方向チャネルの配線により短縮化が図れる。
れらの結果を示すと表１のようになり、Ｚ1 ／Ｚ2 チャ
ネルでの信号配線長Ｌ1 とＸ／Ｙチャネルでの信号配線
長Ｌ 2 の有効領域を比較すると、Ｘ軸上の正方向を基準
にして、Ａ点から概ね２０°〜７０°、１１０°〜１６
０°の傾きの範囲内にある，，等のＢ点（終点）
についてはＬ1 ≧Ｌ2 となり、斜め方向チャネルが有効
であることがわかる。また、図及び表に示していない
が、２００°〜２５０°、２９０°〜３４０°について
も斜め方向チャネルの配線により短縮化が図れる。
【００２５】これとは逆に、それ以外の範囲に，等
のＢ点（終点）がある場合は、従来の縦横方向（Ｘ／
Ｙ）チャネルの方がＡ点との間の配線長を短くできるこ
とがわかる。
のＢ点（終点）がある場合は、従来の縦横方向（Ｘ／
Ｙ）チャネルの方がＡ点との間の配線長を短くできるこ
とがわかる。
【００２６】
【表１】
【００２７】このように、斜め配線は、全ての配線箇所
で有効であるとは限らず、Ｘ／Ｙ方向チャネルの領域と
Ｚ1 ／Ｚ2 チャネルの領域を併用すれば最も効果的であ
る。
で有効であるとは限らず、Ｘ／Ｙ方向チャネルの領域と
Ｚ1 ／Ｚ2 チャネルの領域を併用すれば最も効果的であ
る。
【００２８】例えば、図３に示すように、半導体チップ
１０において閉じられた４つのプロック領域１１〜１４
にゲート回路が形成されている場合に、４つのブロック
領域１１〜１４内は縦横（Ｘ／Ｙ）配線チャネル領域と
して配線し、また、ブロック領域１１〜１４同士を接続
する配線の一部に斜め（Ｚ1 ／Ｚ2 ）配線チャネル領域
として斜め配線を適用することも可能である。なお、縦
横方向チャネル領域では、図４に示すような方向の配線
４０が形成される。
１０において閉じられた４つのプロック領域１１〜１４
にゲート回路が形成されている場合に、４つのブロック
領域１１〜１４内は縦横（Ｘ／Ｙ）配線チャネル領域と
して配線し、また、ブロック領域１１〜１４同士を接続
する配線の一部に斜め（Ｚ1 ／Ｚ2 ）配線チャネル領域
として斜め配線を適用することも可能である。なお、縦
横方向チャネル領域では、図４に示すような方向の配線
４０が形成される。
【００２９】この例では、斜め方向にあるブロック領域
１１，１４同士のように斜め方向にある２点間を接続す
るときの方が斜め配線チャネルによる効果が大きい。逆
に、縦方向や横方向にあるブロック領域１１，１３間を
接続する場合には逆効果となるのでブロック間接続用の
Ｘ／Ｙ配線チャネルも併用すればよい。
１１，１４同士のように斜め方向にある２点間を接続す
るときの方が斜め配線チャネルによる効果が大きい。逆
に、縦方向や横方向にあるブロック領域１１，１３間を
接続する場合には逆効果となるのでブロック間接続用の
Ｘ／Ｙ配線チャネルも併用すればよい。
【００３０】これにより、効果のある範囲に限って斜め
配線チャネルを使用すれば配線長が大幅に短縮され、Ｌ
ＳＩの高速化、高集積化ができることがわかる。なお、
論理回路（ゲート）同士を配線接続する場合には、ＬＳ
Ｉのゲートを配置した状態で、縦横方向チャネルと斜め
方向チャネルをより最適な場所に割り当ててから、ゲー
ト間を結線するといった順序で進めてもよい。
配線チャネルを使用すれば配線長が大幅に短縮され、Ｌ
ＳＩの高速化、高集積化ができることがわかる。なお、
論理回路（ゲート）同士を配線接続する場合には、ＬＳ
Ｉのゲートを配置した状態で、縦横方向チャネルと斜め
方向チャネルをより最適な場所に割り当ててから、ゲー
ト間を結線するといった順序で進めてもよい。
【００３１】また、信号配線チャネルと関係ない配線部
分、例えばバイアス電圧供給線、メモリ部のアドレス線
或いはゲート内の素子接続配線に限定して斜め方向チャ
ネルの配線レイアウトをしてもよい。
分、例えばバイアス電圧供給線、メモリ部のアドレス線
或いはゲート内の素子接続配線に限定して斜め方向チャ
ネルの配線レイアウトをしてもよい。
【００３２】さらに、配線が斜めである場合に、この配
線に接続させるバルク素子を同じ方向に併せて形成すれ
ば、配線の接続が容易になる。ところで、上記した実施
例では、ＸＹ領域を別々にする場合について説明した
が、２層の導電パターンからなる斜め配線に、縦方向又
は横方向の１つの配線層を追加してもよいし、縦横方向
の配線を二層追加し、その配線間には絶縁膜を形成して
もよい。例えば、４５°と１３５°の斜め配線を形成す
る場合に、９０°と１８０°の少なくとも一方向の配線
僧を積層し、これにより配線長を短くしてもよい。
線に接続させるバルク素子を同じ方向に併せて形成すれ
ば、配線の接続が容易になる。ところで、上記した実施
例では、ＸＹ領域を別々にする場合について説明した
が、２層の導電パターンからなる斜め配線に、縦方向又
は横方向の１つの配線層を追加してもよいし、縦横方向
の配線を二層追加し、その配線間には絶縁膜を形成して
もよい。例えば、４５°と１３５°の斜め配線を形成す
る場合に、９０°と１８０°の少なくとも一方向の配線
僧を積層し、これにより配線長を短くしてもよい。
【００３３】また、上記した斜め配線を幅の太い電源配
線として這わせる場合に、その上下に細い信号線がある
と、電源配線の膜によるストレスが信号線に加わって断
線させるおそれがあるので、その領域では、電源配線を
その信号線と平行に配置するれば、ストレスを抑制でき
る。
線として這わせる場合に、その上下に細い信号線がある
と、電源配線の膜によるストレスが信号線に加わって断
線させるおそれがあるので、その領域では、電源配線を
その信号線と平行に配置するれば、ストレスを抑制でき
る。
【００３４】なお、上記した実施例では、Ｚ1 、Ｚ2 の
方向の第一の線２及び第二の線３のそれぞれのピッチｄ
1 、ｄ2 を等しくしているが、異なるピッチとしてもよ
い。
方向の第一の線２及び第二の線３のそれぞれのピッチｄ
1 、ｄ2 を等しくしているが、異なるピッチとしてもよ
い。
【００３５】
【発明の効果】以上述べたように本発明によれば、半導
体チップの辺に対して斜め方向チャネル領域の配線を採
用しているために、斜め方向に配置した点を結ぶ配線長
を短縮化でき、配線負荷を少なくして高速化を促進でき
る。
体チップの辺に対して斜め方向チャネル領域の配線を採
用しているために、斜め方向に配置した点を結ぶ配線長
を短縮化でき、配線負荷を少なくして高速化を促進でき
る。
【００３６】また、その斜めの配線が、半導体チップの
一辺に対して４５°と１３５°に傾斜させた導電パター
ンから構成されている場合には、その辺に対して２０°
〜７０°、１１０°〜１６０°、２００°〜２５０°又
は2 ９０°〜３４０°の方向にある２点間を結ぶ配線に
最も有効である。
一辺に対して４５°と１３５°に傾斜させた導電パター
ンから構成されている場合には、その辺に対して２０°
〜７０°、１１０°〜１６０°、２００°〜２５０°又
は2 ９０°〜３４０°の方向にある２点間を結ぶ配線に
最も有効である。
【００３７】さらに、本発明によれば、斜め方向チャネ
ルの配線と縦横方向チャネルの配線を併存させているの
で、短縮化できる方向のチャネルを選択して配線を形成
すれば、最も効果的な配線が可能になる。
ルの配線と縦横方向チャネルの配線を併存させているの
で、短縮化できる方向のチャネルを選択して配線を形成
すれば、最も効果的な配線が可能になる。
【図１】本発明の一実施例装置の配線経路の一例を示す
平面図である。
平面図である。
【図２】本発明の一実施例装置の配線経路の始点と終点
を示す平面図である。
を示す平面図である。
【図３】本発明の一実施例装置のレイアウトを示す平面
図である。
図である。
【図４】従来の配線のレイアウトを示す平面図である。
１ 配線 ２ 第一の線 ３ 第二の線 ４ コンタクトホール ５ 第三の線 ６ 第四の線 １０ 半導体チップ １１〜１４ ブロック領域
Claims (3)
- 【請求項１】絶縁膜を介して上と下の層にそれぞれ配置
される第一の導体パターン（１ａ）と第二の導体パター
ン（１ｂ）が、四角い半導体チップ（10）の一辺に対し
て４５°と１３５°の方向に配置されるとともに、 該第一の導体パターン（１ａ）と該第二の導体パターン
（１ｂ）の少なくとも一方により形成される配線（１）
の始点（Ａ）から終点（Ｂ）の方向は、前記半導体チッ
プ（10）の前記一辺に対して２０°〜７０°、１１０〜
１６０°、２００°〜２５０°、２９０°〜３４０°の
いずれかに傾いていることを特徴とする半導体装置。 - 【請求項２】四角い半導体チップ（10）の辺に対して斜
めとなる格子線に沿って配置される第一の配線（１）
と、 前記半導体チップ（10）の各辺と平行な縦横の格子線に
沿って形成される第二の配線（40）とを有することを特
徴とする半導体装置。 - 【請求項３】四角い半導体チップに形成された複数のゲ
ートと、 前記半導体チップの辺に対して平行な方向と直角な方向
に配線され、前記導体チップの辺の方向に配置された前
記ゲート間を接続する第一の配線チャネル領域と、 前記半導体チップの辺に対して斜め方向に配線され、前
記半導体チップの辺に対して斜め方向に位置する前記ゲ
ート間を接続する第二の配線チャネル領域とを有するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20222892A JPH0653320A (ja) | 1992-07-29 | 1992-07-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20222892A JPH0653320A (ja) | 1992-07-29 | 1992-07-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653320A true JPH0653320A (ja) | 1994-02-25 |
Family
ID=16454087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20222892A Withdrawn JPH0653320A (ja) | 1992-07-29 | 1992-07-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653320A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402222B1 (ko) * | 1999-11-17 | 2003-11-13 | 가부시끼가이샤 도시바 | 자동 설계 방법, 노광용 마스크 세트, 반도체 집적 회로장치, 반도체 집적 회로 장치의 제조 방법 및 자동 설계프로그램을 기록한 기록 매체 |
| WO2006049097A1 (ja) * | 2004-11-02 | 2006-05-11 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
| US7719115B2 (en) | 2004-10-15 | 2010-05-18 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including a multi-level interconnect with a diagonal wire |
-
1992
- 1992-07-29 JP JP20222892A patent/JPH0653320A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402222B1 (ko) * | 1999-11-17 | 2003-11-13 | 가부시끼가이샤 도시바 | 자동 설계 방법, 노광용 마스크 세트, 반도체 집적 회로장치, 반도체 집적 회로 장치의 제조 방법 및 자동 설계프로그램을 기록한 기록 매체 |
| US7719115B2 (en) | 2004-10-15 | 2010-05-18 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including a multi-level interconnect with a diagonal wire |
| WO2006049097A1 (ja) * | 2004-11-02 | 2006-05-11 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4254445A (en) | Discretionary fly wire chip interconnection | |
| JPH09162279A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0196953A (ja) | 配線構造体 | |
| JPH02198154A (ja) | 配線の形成方法及びこれを利用した半導体装置 | |
| JP2778612B2 (ja) | 半導体装置 | |
| US6657910B2 (en) | Semiconductor device having internal power terminals including a positive power terminal and a negative power terminal | |
| JPH0750817B2 (ja) | 配線相互接続構造体 | |
| JP2002190526A (ja) | フリップチップ型半導体装置 | |
| US6725443B1 (en) | Integrated circuit template cell system and method | |
| JPH0653320A (ja) | 半導体装置 | |
| US10566286B2 (en) | High bandwidth routing for die to die interposer and on-chip applications | |
| JP3724996B2 (ja) | 半導体集積回路装置 | |
| JPS61224341A (ja) | 半導体集積回路装置 | |
| US6855967B2 (en) | Utilization of MACRO power routing area for buffer insertion | |
| JPWO2000005764A1 (ja) | マスタースライス方式半導体集積回路及びその設計方法 | |
| WO2000005764A1 (en) | Master-slice system semiconductor integrated circuit and design method thereof | |
| US4771329A (en) | Wirings in semiconductor integrated circuit and method thereof | |
| US20040051174A1 (en) | Electronic device with a voltage supply structure, semiconductor wafer with electronic devices, and associated production methods | |
| JPS61245549A (ja) | 多層配線構造体 | |
| JPS5870554A (ja) | 半導体集積回路 | |
| KR101035594B1 (ko) | 콘택홀 간을 연결하는 연결부와 비아홀 간을 연결하는연결부가 서로 수직하게 배치된 반도체 집적 소자 | |
| JP2947219B2 (ja) | スタンダードセル方式の半導体集積回路の配線構造 | |
| JPH1131787A (ja) | 半導体集積回路装置 | |
| JP2002100732A (ja) | 容量素子形成方法 | |
| KR101035592B1 (ko) | 콘택홀 간을 연결하는 연결부와 비아홀 간을 연결하는연결부가 일직선 상에 배치된 반도체 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |