JPH0653836A - アナログデイジタル変換回路 - Google Patents
アナログデイジタル変換回路Info
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- JPH0653836A JPH0653836A JP22497092A JP22497092A JPH0653836A JP H0653836 A JPH0653836 A JP H0653836A JP 22497092 A JP22497092 A JP 22497092A JP 22497092 A JP22497092 A JP 22497092A JP H0653836 A JPH0653836 A JP H0653836A
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Abstract
(57)【要約】
【目的】本発明は、オーバサンプリング−デルタ−シグ
マ変調型のアナログデイジタル変換回路において、いわ
ゆるアイドルトーンの発生がなく、かつＳＮ比が向上す
る。 【構成】オーバサンプリング−デルタ−シグマ変調型の
アナログデイジタル変換回路の量子化手段及び逆量子化
手段を多ビツトのアナログデイジタル変換手段及びデイ
ジタルアナログ変換手段によつて構成し、このデイジタ
ルアナログ変換回路に生じる量子化誤差を１ビツトのア
ナログデイジタル変換手段及びデイジタルアナログ変換
手段によつて構成されるデルタ−シグマ変調型アナログ
デイジタル変換手段によつて打ち消す。これにより従来
多ビツト方式において量子化精度を劣化させていた量子
化誤差を打ち消すことができ、１ビツト方式と同程度の
精度が得られ、かつ無信号時におけるアイドルトーンの
ないアナログデイジタル変換回路を容易に得ることがで
きる。
マ変調型のアナログデイジタル変換回路において、いわ
ゆるアイドルトーンの発生がなく、かつＳＮ比が向上す
る。 【構成】オーバサンプリング−デルタ−シグマ変調型の
アナログデイジタル変換回路の量子化手段及び逆量子化
手段を多ビツトのアナログデイジタル変換手段及びデイ
ジタルアナログ変換手段によつて構成し、このデイジタ
ルアナログ変換回路に生じる量子化誤差を１ビツトのア
ナログデイジタル変換手段及びデイジタルアナログ変換
手段によつて構成されるデルタ−シグマ変調型アナログ
デイジタル変換手段によつて打ち消す。これにより従来
多ビツト方式において量子化精度を劣化させていた量子
化誤差を打ち消すことができ、１ビツト方式と同程度の
精度が得られ、かつ無信号時におけるアイドルトーンの
ないアナログデイジタル変換回路を容易に得ることがで
きる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例（図１及び図２） （１）第１の実施例（図１） （２）第２の実施例（図２） （３）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明はアナログデイジタル変換
回路に関し、特にオーバサンプリング−デルタ−シグマ
変調型のアナログデイジタル変換回路に適用して好適な
ものである。
回路に関し、特にオーバサンプリング−デルタ−シグマ
変調型のアナログデイジタル変換回路に適用して好適な
ものである。
【０００３】
【従来の技術】今日、通信の分野やＰＣＭ（pulse code
modulation ）オーデイオの分野のようにアナログ信号
を高い精度でデイジタルデータに変換することが要求さ
れる分野では、入力アナログ信号を１ビツトのデイジタ
ル密度変調（ＰＤＭ）信号に変換して出力するオーバサ
ンプリング−デルタ−シグマ変調型ＡＤ変換方式を用い
たアナログデイジタル変換回路（以下ＡＤ変換回路とい
う）が提案されている。
modulation ）オーデイオの分野のようにアナログ信号
を高い精度でデイジタルデータに変換することが要求さ
れる分野では、入力アナログ信号を１ビツトのデイジタ
ル密度変調（ＰＤＭ）信号に変換して出力するオーバサ
ンプリング−デルタ−シグマ変調型ＡＤ変換方式を用い
たアナログデイジタル変換回路（以下ＡＤ変換回路とい
う）が提案されている。
【０００４】このオーバサンプリング−デルタ−シグマ
変調型ＡＤ変換回路は、入力アナログ信号を順に減算
器、積分器及び１ビツトＡＤ変換回路を介してデイジタ
ルデータに変換すると共に、その出力を１ビツトのデイ
ジタルアナログ変換回路（以下ＤＡ変換回路という）を
介して入力側に負帰還するものである。
変調型ＡＤ変換回路は、入力アナログ信号を順に減算
器、積分器及び１ビツトＡＤ変換回路を介してデイジタ
ルデータに変換すると共に、その出力を１ビツトのデイ
ジタルアナログ変換回路（以下ＤＡ変換回路という）を
介して入力側に負帰還するものである。
【０００５】すなわちこの種のＡＤ変換回路は、１クロ
ツク前のデイジタルデータを再度アナログ信号に戻した
ものとアナログ入力信号との差（デルタ）を入力部にお
いて求めて積分（シグマ）し、その後極めて高いサンプ
リング周波数（オーバサンプリング）によつて量子化す
ることによりデイジタルデータに変換するようになされ
ている。
ツク前のデイジタルデータを再度アナログ信号に戻した
ものとアナログ入力信号との差（デルタ）を入力部にお
いて求めて積分（シグマ）し、その後極めて高いサンプ
リング周波数（オーバサンプリング）によつて量子化す
ることによりデイジタルデータに変換するようになされ
ている。
【０００６】例えば20〔ｋHz〕帯域の入力アナログ信号
をデイジタルデータに変換したい場合には、10〔ＭHz〕
という極めて高いオーバサンプリング周波数によつて入
力アナログ信号をサンプリングし、サンプリングされた
値を１ビツトＡＤ変換回路を使つて量子化することによ
り量子化雑音を広帯域に分散させて、信号帯域内の雑音
密度を見かけ上低下させるようになされている。
をデイジタルデータに変換したい場合には、10〔ＭHz〕
という極めて高いオーバサンプリング周波数によつて入
力アナログ信号をサンプリングし、サンプリングされた
値を１ビツトＡＤ変換回路を使つて量子化することによ
り量子化雑音を広帯域に分散させて、信号帯域内の雑音
密度を見かけ上低下させるようになされている。
【０００７】
【発明が解決しようとする課題】ところでこのオーバサ
ンプリング−デルタ−シグマ変調型ＡＤ変換回路には本
質的に量子化誤差がないという理由で１ビツト方式によ
るＤＡ変換回路が広く用いられているが、数〔ＭHz〕と
いう高いオーバサンプリング周波数に対してダイナミツ
クレンジが 100〔dB〕近い能動特性がループフイルタを
構成する積分器に要求され、ＳＮ比の向上に限界があつ
た。
ンプリング−デルタ−シグマ変調型ＡＤ変換回路には本
質的に量子化誤差がないという理由で１ビツト方式によ
るＤＡ変換回路が広く用いられているが、数〔ＭHz〕と
いう高いオーバサンプリング周波数に対してダイナミツ
クレンジが 100〔dB〕近い能動特性がループフイルタを
構成する積分器に要求され、ＳＮ比の向上に限界があつ
た。
【０００８】またこの１ビツト方式のオーバサンプリン
グ−デルタ−シグマ変調型ＡＤ変換回路の場合、無信号
時に低周波の雑音（いわゆるアイドルトーン）が発生す
るという問題があつた。
グ−デルタ−シグマ変調型ＡＤ変換回路の場合、無信号
時に低周波の雑音（いわゆるアイドルトーン）が発生す
るという問題があつた。
【０００９】そこでループフイルタに例えば２ビツトの
ＡＤ変換回路及びＤＡ変換回路を用いることにより積分
器に要求される精度を下げることが考えられるが、この
場合にはＤＡ変換回路に１６ビツト相当の精度を得るの
が困難であり、オーバサンプリング−デルタ−シグマ変
調型ＡＤ変換回路全体としての精度が劣化する問題があ
つた。
ＡＤ変換回路及びＤＡ変換回路を用いることにより積分
器に要求される精度を下げることが考えられるが、この
場合にはＤＡ変換回路に１６ビツト相当の精度を得るの
が困難であり、オーバサンプリング−デルタ−シグマ変
調型ＡＤ変換回路全体としての精度が劣化する問題があ
つた。
【００１０】本発明は以上の点を考慮してなされたもの
で、いわゆるアイドルトーンの発生がなく、かつＳＮ比
の高いオーバサンプリング−デルタ−シグマ変調型のア
ナログデイジタル変換回路を提案しようとするものであ
る。
で、いわゆるアイドルトーンの発生がなく、かつＳＮ比
の高いオーバサンプリング−デルタ−シグマ変調型のア
ナログデイジタル変換回路を提案しようとするものであ
る。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、オーバサンプリング−デルタ−シ
グマ変調型のアナログデイジタル変換回路１において、
量子化手段及び逆量子化手段を多ビツトのアナログデイ
ジタル変換手段６及びデイジタルアナログ変換手段８に
よつて構成する第１のデルタ−シグマ変調型アナログデ
イジタル変換手段２と、第１のデルタ−シグマ変調型ア
ナログデイジタル変換手段の入力端に負帰還されるアナ
ログ信号Ｓ１を入力し、当該アナログ信号Ｓ１に基づい
て当該第１のデルタ−シグマ変調型アナログデイジタル
変換手段２より出力される第１のフイルタ出力Ｙ１の量
子化誤差を打ち消してデイジタルデータＹとして出力す
る量子化誤差補正手段３とを備え、量子化誤差補正手段
３は、量子化手段及び逆量子化手段を１ビツトのアナロ
グデイジタル変換手段６Ａ及びデイジタルアナログ変換
手段８Ａによつて構成する第２のデルタ−シグマ変調型
アナログデイジタル変換手段２Ａと、当該第２のデルタ
−シグマ変調型アナログデイジタル変換手段２Ａの第２
のフイルタ出力Ｙ２と第１のフイルタ出力Ｙ１との差分
より第１のフイルタ出力Ｙ１に重畳する量子化誤差Ｑ１
を検出する量子化誤差検出手段１１と、量子化誤差検出
手段１１によつて検出された量子化誤差Ｑ１を第１のフ
イルタ出力Ｙ１より減算し、デイジタル信号Ｙとして出
力する誤差成分除去手段１５とを有するようにする。
め本発明においては、オーバサンプリング−デルタ−シ
グマ変調型のアナログデイジタル変換回路１において、
量子化手段及び逆量子化手段を多ビツトのアナログデイ
ジタル変換手段６及びデイジタルアナログ変換手段８に
よつて構成する第１のデルタ−シグマ変調型アナログデ
イジタル変換手段２と、第１のデルタ−シグマ変調型ア
ナログデイジタル変換手段の入力端に負帰還されるアナ
ログ信号Ｓ１を入力し、当該アナログ信号Ｓ１に基づい
て当該第１のデルタ−シグマ変調型アナログデイジタル
変換手段２より出力される第１のフイルタ出力Ｙ１の量
子化誤差を打ち消してデイジタルデータＹとして出力す
る量子化誤差補正手段３とを備え、量子化誤差補正手段
３は、量子化手段及び逆量子化手段を１ビツトのアナロ
グデイジタル変換手段６Ａ及びデイジタルアナログ変換
手段８Ａによつて構成する第２のデルタ−シグマ変調型
アナログデイジタル変換手段２Ａと、当該第２のデルタ
−シグマ変調型アナログデイジタル変換手段２Ａの第２
のフイルタ出力Ｙ２と第１のフイルタ出力Ｙ１との差分
より第１のフイルタ出力Ｙ１に重畳する量子化誤差Ｑ１
を検出する量子化誤差検出手段１１と、量子化誤差検出
手段１１によつて検出された量子化誤差Ｑ１を第１のフ
イルタ出力Ｙ１より減算し、デイジタル信号Ｙとして出
力する誤差成分除去手段１５とを有するようにする。
【００１２】また本発明においては、オーバサンプリン
グ−デルタ−シグマ変調型のアナログデイジタル変換回
路２０において、量子化手段を１ビツトのアナログデイ
ジタル変換手段２４によつて構成する第１のデルタ−シ
グマ変調型アナログデイジタル変換手段２１と、１ビツ
トのアナログデイジタル変換手段２４に入力されるアナ
ログ信号を入力し、当該アナログ信号に基づいて第１の
デルタ−シグマ変調型アナログデイジタル変換手段２１
より出力される第１のフイルタ出力の量子化誤差を打ち
消してデイジタルデータＹとして出力する量子化誤差補
正手段１とを備え、量子化誤差補正手段１は、量子化手
段及び逆量子化手段を多ビツトのアナログデイジタル変
換手段６及びデイジタルアナログ変換手段８によつて構
成する第２のデルタ−シグマ変調型アナログデイジタル
変換手段２と、第２のデルタ−シグマ変調型アナログデ
イジタル変換手段２の入力端に負帰還されるアナログ信
号を入力し、当該アナログ信号に基づいて第１のフイル
タ出力の量子化誤差を打ち消してデイジタルデータＹと
して出力する量子化誤差補正部２Ａとを有し、量子化誤
差補正部２Ａは、量子化手段を１ビツトのアナログデイ
ジタル変換手段６Ａによつて構成する第３のデルタ−シ
グマ変調型アナログデイジタル変換手段２Ａと、当該１
ビツトのアナログデイジタル変換手段６Ａの第３のフイ
ルタ出力と第２のフイルタ出力との差分より第２のフイ
ルタ出力に重畳する量子化誤差を検出する量子化誤差検
出手段１１と、量子化誤差検出手段１１によつて検出さ
れた量子化誤差を第２のフイルタ出力より減算し、量子
化誤差除去信号を出力すると共に、当該量子化誤差除去
信号に基づいて第１のフイルタ出力に重畳する量子化雑
音を打ち消してデイジタル信号として出力する誤差成分
除去手段１５とを有するようにする。
グ−デルタ−シグマ変調型のアナログデイジタル変換回
路２０において、量子化手段を１ビツトのアナログデイ
ジタル変換手段２４によつて構成する第１のデルタ−シ
グマ変調型アナログデイジタル変換手段２１と、１ビツ
トのアナログデイジタル変換手段２４に入力されるアナ
ログ信号を入力し、当該アナログ信号に基づいて第１の
デルタ−シグマ変調型アナログデイジタル変換手段２１
より出力される第１のフイルタ出力の量子化誤差を打ち
消してデイジタルデータＹとして出力する量子化誤差補
正手段１とを備え、量子化誤差補正手段１は、量子化手
段及び逆量子化手段を多ビツトのアナログデイジタル変
換手段６及びデイジタルアナログ変換手段８によつて構
成する第２のデルタ−シグマ変調型アナログデイジタル
変換手段２と、第２のデルタ−シグマ変調型アナログデ
イジタル変換手段２の入力端に負帰還されるアナログ信
号を入力し、当該アナログ信号に基づいて第１のフイル
タ出力の量子化誤差を打ち消してデイジタルデータＹと
して出力する量子化誤差補正部２Ａとを有し、量子化誤
差補正部２Ａは、量子化手段を１ビツトのアナログデイ
ジタル変換手段６Ａによつて構成する第３のデルタ−シ
グマ変調型アナログデイジタル変換手段２Ａと、当該１
ビツトのアナログデイジタル変換手段６Ａの第３のフイ
ルタ出力と第２のフイルタ出力との差分より第２のフイ
ルタ出力に重畳する量子化誤差を検出する量子化誤差検
出手段１１と、量子化誤差検出手段１１によつて検出さ
れた量子化誤差を第２のフイルタ出力より減算し、量子
化誤差除去信号を出力すると共に、当該量子化誤差除去
信号に基づいて第１のフイルタ出力に重畳する量子化雑
音を打ち消してデイジタル信号として出力する誤差成分
除去手段１５とを有するようにする。
【００１３】
【作用】第１のデルタ−シグマ変調型アナログデイジタ
ル変換手段２の量子化手段及び逆量子化手段を多ビツト
のアナログデイジタル変換手段６及びデイジタルアナロ
グ変換手段８によつて構成し、この第１のデルタ−シグ
マ変調型デイジタルアナログ変換回路２に生じる量子化
誤差を量子化手段及び逆量子化手段を１ビツトのアナロ
グデイジタル変換手段６Ａ及びデイジタルアナログ変換
手段８Ａによつて構成される第２のデルタ−シグマ変調
型アナログデイジタル変換手段２Ａによつて打ち消すこ
とにより、高精度かつ無信号時におけるアイドルトーン
のないアナログデイジタル変換回路１を容易に得ること
ができる。
ル変換手段２の量子化手段及び逆量子化手段を多ビツト
のアナログデイジタル変換手段６及びデイジタルアナロ
グ変換手段８によつて構成し、この第１のデルタ−シグ
マ変調型デイジタルアナログ変換回路２に生じる量子化
誤差を量子化手段及び逆量子化手段を１ビツトのアナロ
グデイジタル変換手段６Ａ及びデイジタルアナログ変換
手段８Ａによつて構成される第２のデルタ−シグマ変調
型アナログデイジタル変換手段２Ａによつて打ち消すこ
とにより、高精度かつ無信号時におけるアイドルトーン
のないアナログデイジタル変換回路１を容易に得ること
ができる。
【００１４】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１５】（１）第１の実施例 図１において１は全体としてマルチビツト−デルタ−シ
グマＡＤ変換回路を示し、デルタ−シグマＡＤ変換ルー
プフイルタ２によつて入力アナログ信号Ｘをフイルタ出
力Ｙ１に変換し、このフイルタ出力Ｙ１を量子化誤差補
正回路３によつて補正することによりデイジタル信号Ｙ
として出力するようになされている。
グマＡＤ変換回路を示し、デルタ−シグマＡＤ変換ルー
プフイルタ２によつて入力アナログ信号Ｘをフイルタ出
力Ｙ１に変換し、このフイルタ出力Ｙ１を量子化誤差補
正回路３によつて補正することによりデイジタル信号Ｙ
として出力するようになされている。
【００１６】このデルタ−シグマＡＤ変換ループフイル
タ２は、１クロツク前のフイルタ出力Ｙ１を再度アナロ
グ信号に戻して減算器４に帰還するようになされてお
り、このとき帰還される帰還アナログ信号Ｓ１と入力ア
ナログ信号Ｘとの差分（デルタ）をクロツク周期ごと求
めるようになされている。
タ２は、１クロツク前のフイルタ出力Ｙ１を再度アナロ
グ信号に戻して減算器４に帰還するようになされてお
り、このとき帰還される帰還アナログ信号Ｓ１と入力ア
ナログ信号Ｘとの差分（デルタ）をクロツク周期ごと求
めるようになされている。
【００１７】積分器５はこの差分値を順次入力すると、
前周期までの積分値に現周期の差分値を加算（シグマ）
し、その値をマルチビツトＡＤ変換回路６に供給して２
ビツトのフイルタ出力Ｙ１に変換するようになされてい
る。
前周期までの積分値に現周期の差分値を加算（シグマ）
し、その値をマルチビツトＡＤ変換回路６に供給して２
ビツトのフイルタ出力Ｙ１に変換するようになされてい
る。
【００１８】因に積分器５は周波数ｆが低いほど利得が
大きくなる周波数特性を有しており、この積分器５の伝
達特性Ｇを求めると、次式
大きくなる周波数特性を有しており、この積分器５の伝
達特性Ｇを求めると、次式
【数１】 となる。
【００１９】またデルタ−シグマＡＤ変換ループフイル
タ２は、遅延器７（Ｚ-1）によつてフイルタ出力Ｙ１を
１クロツク分遅延してマルチビツトＤＡ変換回路８に入
力し、前クロツク周期の帰還アナログ信号Ｓ１を再生し
て減算器４に負帰還するようになされている。
タ２は、遅延器７（Ｚ-1）によつてフイルタ出力Ｙ１を
１クロツク分遅延してマルチビツトＤＡ変換回路８に入
力し、前クロツク周期の帰還アナログ信号Ｓ１を再生し
て減算器４に負帰還するようになされている。
【００２０】因にこの実施例の場合、マルチビツトＤＡ
変換回路８には一般に量子化誤差Ｅが発生するためこれ
を加算器９と表す。ここでデルタ−シグマＡＤ変換ルー
プフイルタ２の量子化雑音をＱ1 とし、かつ負帰還ルー
プのマルチビツトＤＡ変換回路８の出力に量子化誤差Ｅ
が発生している場合の伝達特性Ｇを求めると、次式
変換回路８には一般に量子化誤差Ｅが発生するためこれ
を加算器９と表す。ここでデルタ−シグマＡＤ変換ルー
プフイルタ２の量子化雑音をＱ1 とし、かつ負帰還ルー
プのマルチビツトＤＡ変換回路８の出力に量子化誤差Ｅ
が発生している場合の伝達特性Ｇを求めると、次式
【数２】 となり、このままでは入力に誤差が影響することが分か
る。
る。
【００２１】このとき第２項のＱ（１−Ｚ-1）は量子化
雑音Ｑ1 を積分器５の逆特性によつて抑圧することを意
味している。
雑音Ｑ1 を積分器５の逆特性によつて抑圧することを意
味している。
【００２２】一方、量子化誤差補正回路３は、１ビツト
ＤＡ変換回路８Ａによつて構成される補正用デルタ−シ
グマＡＤ変換ループフイルタ２Ａによつて入力側に帰還
される帰還アナログ信号Ｓ１に含まれる量子化誤差Ｅを
抽出し、メイン処理ループのマルチビツトＤＡ変換回路
８に生じる量子化誤差Ｅを打ち消すようになされてい
る。
ＤＡ変換回路８Ａによつて構成される補正用デルタ−シ
グマＡＤ変換ループフイルタ２Ａによつて入力側に帰還
される帰還アナログ信号Ｓ１に含まれる量子化誤差Ｅを
抽出し、メイン処理ループのマルチビツトＤＡ変換回路
８に生じる量子化誤差Ｅを打ち消すようになされてい
る。
【００２３】すなわち補正用デルタ−シグマＡＤ変換ル
ープフイルタ２Ａは、係数乗算器１０を介してａ（ａ≦
１）倍することにより入力が小さく圧縮された帰還アナ
ログ信号Ｓ１とこのループフイルタでの帰還アナログ信
号Ｓ２との差分値を減算器４Ａによつて求める。
ープフイルタ２Ａは、係数乗算器１０を介してａ（ａ≦
１）倍することにより入力が小さく圧縮された帰還アナ
ログ信号Ｓ１とこのループフイルタでの帰還アナログ信
号Ｓ２との差分値を減算器４Ａによつて求める。
【００２４】その後積分器５Ａによつて差分値を順次加
算し、この値を１ビツトＡＤ変換回路６Ａによつてフイ
ルタ出力Ｙ２に変換し、減算器１１に出力するようにな
されている。
算し、この値を１ビツトＡＤ変換回路６Ａによつてフイ
ルタ出力Ｙ２に変換し、減算器１１に出力するようにな
されている。
【００２５】ここで補正用デルタ−シグマＡＤ変換ルー
プフイルタ２Ａの量子化雑音をＱ2とし、かつ乗算係数
ａの値を１とすると、伝達特性Ｇは（２）式の場合と同
様、次式
プフイルタ２Ａの量子化雑音をＱ2とし、かつ乗算係数
ａの値を１とすると、伝達特性Ｇは（２）式の場合と同
様、次式
【数３】 として与えられる。
【００２６】このとき（３）式は、帰還アナログ信号Ｓ
1 が、次式
1 が、次式
【数４】 と表される関係を用いて、次式
【数５】 と表すことができる。
【００２７】ここで減算器１１はメイン処理ループであ
るデルタ−シグマＡＤ変換ループフイルタ２のフイルタ
出力Ｙ１を遅延器１２、係数乗算器１３を介して入力
し、補正用デルタ−シグマＡＤ変換ループフイルタ２の
フイルタ出力Ｙ２より減算するようになされている。
るデルタ−シグマＡＤ変換ループフイルタ２のフイルタ
出力Ｙ１を遅延器１２、係数乗算器１３を介して入力
し、補正用デルタ−シグマＡＤ変換ループフイルタ２の
フイルタ出力Ｙ２より減算するようになされている。
【００２８】このとき減算器１１より出力される補間フ
イルタ出力Ｙ３は、次式
イルタ出力Ｙ３は、次式
【数６】 に示すように、マルチビツトＤＡ変換回路８に発生する
量子化誤差Ｅと１ビツトＡＤ変換回路６Ａに生じる量子
化雑音Ｑ2 を微分特性により伸張したものとの加算値と
なる。
量子化誤差Ｅと１ビツトＡＤ変換回路６Ａに生じる量子
化雑音Ｑ2 を微分特性により伸張したものとの加算値と
なる。
【００２９】量子化誤差補正回路３はこのフイルタ出力
Ｙ３を係数乗算器１０、１３の係数ａとは逆係数（１／
ａ）の係数乗算器１４によつて元の大きさに戻すと加算
器１５に供給し、デルタ−シグマＡＤ変換ループフイル
タ２のフイルタ出力Ｙ１に加算する。
Ｙ３を係数乗算器１０、１３の係数ａとは逆係数（１／
ａ）の係数乗算器１４によつて元の大きさに戻すと加算
器１５に供給し、デルタ−シグマＡＤ変換ループフイル
タ２のフイルタ出力Ｙ１に加算する。
【００３０】このとき加算器１５より出力されるデイジ
タル出力Ｙは、次式
タル出力Ｙは、次式
【数７】 に示すように、フイルタ出力Ｙ１より量子化誤差Ｅが打
ち消され、代わりに圧縮された量子化雑音Ｑ2 が付加さ
れて出力されることになる。
ち消され、代わりに圧縮された量子化雑音Ｑ2 が付加さ
れて出力されることになる。
【００３１】しかし（７）式において新たに付加される
量子化雑音Ｑ2 を積分器の逆特性によつて伸張した雑音
は量子化誤差Ｅよりも大幅に小さいことが知られてい
る。このため１ビツト方式のデルタ−シグマＡＤ変換回
路に要求される帯域幅及びスルーレート共に小さい積分
器を用いて構成することができるマルチビツト方式のデ
ルタ−シグマＡＤ変換回路１を用いて１ビツト方式のデ
ルタ−シグマＡＤ変換回路と同程度の精度を得ることが
できる。
量子化雑音Ｑ2 を積分器の逆特性によつて伸張した雑音
は量子化誤差Ｅよりも大幅に小さいことが知られてい
る。このため１ビツト方式のデルタ−シグマＡＤ変換回
路に要求される帯域幅及びスルーレート共に小さい積分
器を用いて構成することができるマルチビツト方式のデ
ルタ−シグマＡＤ変換回路１を用いて１ビツト方式のデ
ルタ−シグマＡＤ変換回路と同程度の精度を得ることが
できる。
【００３２】以上の構成によれば、デルタ−シグマＡＤ
変換回路のループフイルタに用いられるＡＤ変換回路及
びＤＡ変換回路として２ビツトＡＤ変換回路６及びＤＡ
変換回路８を使用し、フイルタ出力Ｙ１を入力側に帰還
する際にＤＡ変換回路８に生じていた量子化誤差Ｅを１
ビツト方式のデルタ−シグマＡＤ変換回路を基本構成と
する量子化誤差補正回路３によつて打ち消すことによ
り、高精度の積分器５を用いることなく精度の高いデル
タ−シグマＡＤ変換回路を構成することができる。
変換回路のループフイルタに用いられるＡＤ変換回路及
びＤＡ変換回路として２ビツトＡＤ変換回路６及びＤＡ
変換回路８を使用し、フイルタ出力Ｙ１を入力側に帰還
する際にＤＡ変換回路８に生じていた量子化誤差Ｅを１
ビツト方式のデルタ−シグマＡＤ変換回路を基本構成と
する量子化誤差補正回路３によつて打ち消すことによ
り、高精度の積分器５を用いることなく精度の高いデル
タ−シグマＡＤ変換回路を構成することができる。
【００３３】またマルチビツト方式のデルタ−シグマＡ
Ｄ変換回路によりＡＤ変換回路を構成するため１ビツト
方式のデルタ−シグマＡＤ変換回路に生じていたアイド
ルトーンをなくすことができる。
Ｄ変換回路によりＡＤ変換回路を構成するため１ビツト
方式のデルタ−シグマＡＤ変換回路に生じていたアイド
ルトーンをなくすことができる。
【００３４】（２）第２の実施例 図１との対応部分に同一符号を付して示す図２におい
て、２０は全体としてマルチステージ方式のデルタ−シ
グマＡＤ変換回路を示し、２段目のデルタ−シグマルー
プ変調フイルタを上述のマルチビツト方式のデルタ−シ
グマＡＤ変換回路１によつて構成し、ダイナミツクレン
ジを拡大するようになされている。
て、２０は全体としてマルチステージ方式のデルタ−シ
グマＡＤ変換回路を示し、２段目のデルタ−シグマルー
プ変調フイルタを上述のマルチビツト方式のデルタ−シ
グマＡＤ変換回路１によつて構成し、ダイナミツクレン
ジを拡大するようになされている。
【００３５】このとき１段目のデルタ−シグマループフ
イルタ２１は、減算器２２において入力アナログ信号Ｘ
と帰還アナログ信号Ｓ３との差分を求め、この差分値を
積分器２３で積分した後、１ビツトＡＤ変換回路２４及
び２段目のデルタ−シグマループ変調フイルタ１に出力
ようになされている。
イルタ２１は、減算器２２において入力アナログ信号Ｘ
と帰還アナログ信号Ｓ３との差分を求め、この差分値を
積分器２３で積分した後、１ビツトＡＤ変換回路２４及
び２段目のデルタ−シグマループ変調フイルタ１に出力
ようになされている。
【００３６】ここで１ビツトＡＤ変換回路２４のフイル
タ出力Ｙ４は遅延器２５を介して入力側に帰還されると
共に遅延器２６を介して加算器２７に供給される。この
後、加算器２７は積分器２３に対して逆特性の微分器２
８を介して圧縮された量子化雑音をフイルタ出力Ｙ４に
加算して出力するようになされている。
タ出力Ｙ４は遅延器２５を介して入力側に帰還されると
共に遅延器２６を介して加算器２７に供給される。この
後、加算器２７は積分器２３に対して逆特性の微分器２
８を介して圧縮された量子化雑音をフイルタ出力Ｙ４に
加算して出力するようになされている。
【００３７】このとき加算器２７より出力されるデイジ
タル出力Ｙは、マルチビツト−デルタ−シグマＡＤ変換
回路１による量子化ノイズＱ３に１ビツト−デルタ−シ
グマＡＤ変換回路２１の量子化ノイズＱ４を加算した値
を積分器２３の伝達特性に対して逆特性の微分器２８に
より２重に伸張した量子化ノイズ（（Ｑ３＋Ｑ４）（１
−Ｚ-1）2 ）を入力アナログ信号Ｘに加算した値とな
る。
タル出力Ｙは、マルチビツト−デルタ−シグマＡＤ変換
回路１による量子化ノイズＱ３に１ビツト−デルタ−シ
グマＡＤ変換回路２１の量子化ノイズＱ４を加算した値
を積分器２３の伝達特性に対して逆特性の微分器２８に
より２重に伸張した量子化ノイズ（（Ｑ３＋Ｑ４）（１
−Ｚ-1）2 ）を入力アナログ信号Ｘに加算した値とな
る。
【００３８】このときマルチビツト−デルタ−シグマＡ
Ｄ変換回路１による量子化ノイズＱ３は、ビツト数を増
やすことによりほぼ０に近づけることができ、結果とし
て１ビツト方式のデルタ−シグマＡＤ変換ループフイル
タと同程度の量子化ノイズのもとダイナミツクレンジを
拡大することができる。
Ｄ変換回路１による量子化ノイズＱ３は、ビツト数を増
やすことによりほぼ０に近づけることができ、結果とし
て１ビツト方式のデルタ−シグマＡＤ変換ループフイル
タと同程度の量子化ノイズのもとダイナミツクレンジを
拡大することができる。
【００３９】以上の構成によれば、マルチステージ方式
のデルタ−シグマＡＤ変換回路を構成する２段目のルー
プフイルタをマルチビツト方式のデルタ−シグマＡＤ変
換回路１によつて構成することにより、量子化精度を高
精度に保つたままダイナミツクレンジを一段と拡大する
ことができる。
のデルタ−シグマＡＤ変換回路を構成する２段目のルー
プフイルタをマルチビツト方式のデルタ−シグマＡＤ変
換回路１によつて構成することにより、量子化精度を高
精度に保つたままダイナミツクレンジを一段と拡大する
ことができる。
【００４０】（３）他の実施例 なお上述の実施例においては、乗算係数ａを１とする場
合について述べたが、本発明はこれに限らず、２分の１
や３分の１等さらに小さい値に設定しても良い。このよ
うにすれば補正用デルタ−シグマＡＤ変換ループフイル
タ２Ａを構成する積分器５Ａに入力される信号値を小さ
くできるため積分器に求められる精度が下がるにもかか
わらず高精度のデルタ−シグマＡＤ変換回路を構成する
ことができる。
合について述べたが、本発明はこれに限らず、２分の１
や３分の１等さらに小さい値に設定しても良い。このよ
うにすれば補正用デルタ−シグマＡＤ変換ループフイル
タ２Ａを構成する積分器５Ａに入力される信号値を小さ
くできるため積分器に求められる精度が下がるにもかか
わらず高精度のデルタ−シグマＡＤ変換回路を構成する
ことができる。
【００４１】また上述の実施例においては、マルチビツ
ト方式のＡＤ変換回路及びＤＡ変換回路として２ビツト
のものを用いる場合について述べたが、本発明はこれに
限らず、３ビツト以上のＡＤ変換回路やＤＡ変換回路を
用いる場合にも広く適用し得る。
ト方式のＡＤ変換回路及びＤＡ変換回路として２ビツト
のものを用いる場合について述べたが、本発明はこれに
限らず、３ビツト以上のＡＤ変換回路やＤＡ変換回路を
用いる場合にも広く適用し得る。
【００４２】
【発明の効果】上述のように本発明によれば、オーバサ
ンプリング−デルタ−シグマ変調型のアナログデイジタ
ル変換回路の量子化手段を多ビツトのアナログデイジタ
ル変換手段及びデイジタルアナログ変換手段によつて構
成し、このデイジタルアナログ変換回路に生じる量子化
誤差を量子化手段を１ビツトのアナログデイジタル変換
手段及びデイジタルアナログ変換手段によつて構成され
るデルタ−シグマ変調型アナログデイジタル変換手段に
よつて打ち消す。
ンプリング−デルタ−シグマ変調型のアナログデイジタ
ル変換回路の量子化手段を多ビツトのアナログデイジタ
ル変換手段及びデイジタルアナログ変換手段によつて構
成し、このデイジタルアナログ変換回路に生じる量子化
誤差を量子化手段を１ビツトのアナログデイジタル変換
手段及びデイジタルアナログ変換手段によつて構成され
るデルタ−シグマ変調型アナログデイジタル変換手段に
よつて打ち消す。
【００４３】これにより従来多ビツト方式の量子化精度
を劣化させていた量子化誤差を打ち消すことができ、１
ビツト方式と同程度の精度が得られ、かつ無信号時にお
けるアイドルトーンのないアナログデイジタル変換回路
を容易に得ることができる。
を劣化させていた量子化誤差を打ち消すことができ、１
ビツト方式と同程度の精度が得られ、かつ無信号時にお
けるアイドルトーンのないアナログデイジタル変換回路
を容易に得ることができる。
【図１】本発明によるアナログデイジタル変換回路の一
実施例を示すブロツク図である。
実施例を示すブロツク図である。
【図２】本発明によるアナログデイジタル変換回路の一
実施例を示すブロツク図である。
実施例を示すブロツク図である。
１……マルチビツトデルタ−シグマ−ＡＤ変換回路、２
……デルタ−シグマ−ＡＤ変換ループフイルタ、３……
量子化誤差補正回路、６……マルチビツトＡＤ変換回
路、６Ａ、２４……１ビツトＡＤ変換回路、８……マル
チビツトＤＡ変換回路、８Ａ……１ビツトＤＡ変換回
路、２０……マルチステージ方式デルタ−シグマＡＤ変
換回路。
……デルタ−シグマ−ＡＤ変換ループフイルタ、３……
量子化誤差補正回路、６……マルチビツトＡＤ変換回
路、６Ａ、２４……１ビツトＡＤ変換回路、８……マル
チビツトＤＡ変換回路、８Ａ……１ビツトＤＡ変換回
路、２０……マルチステージ方式デルタ−シグマＡＤ変
換回路。
Claims (3)
- 【請求項１】オーバサンプリング−デルタ−シグマ変調
型のアナログデイジタル変換回路において、 量子化手段及び逆量子化手段を多ビツトのアナログデイ
ジタル変換手段及びデイジタルアナログ変換手段によつ
て構成する第１のデルタ−シグマ変調型アナログデイジ
タル変換手段と、 上記第１のデルタ−シグマ変調型アナログデイジタル変
換手段の入力端に負帰還されるアナログ信号を入力し、
当該アナログ信号に基づいて当該第１のデルタ−シグマ
変調型アナログデイジタル変換手段より出力される第１
のフイルタ出力の量子化誤差を打ち消してデイジタルデ
ータとして出力する量子化誤差補正手段とを具え、 上記量子化誤差補正手段は、量子化手段及び逆量子化手
段を１ビツトのアナログデイジタル変換手段及びデイジ
タルアナログ変換手段によつて構成する第２のデルタ−
シグマ変調型アナログデイジタル変換手段と、 当該第２のデルタ−シグマ変調型アナログデイジタル変
換手段の第２のフイルタ出力と上記第１のフイルタ出力
との差分より上記第１のフイルタ出力に重畳する量子化
誤差を検出する量子化誤差検出手段と、 上記量子化誤差検出手段によつて検出された量子化誤差
を上記第１のフイルタ出力より減算し、上記デイジタル
信号として出力する誤差成分除去手段とを有することを
特徴とするオーバサンプリング−デルタ−シグマ変調型
のアナログデイジタル変換回路。 - 【請求項２】オーバサンプリング−デルタ−シグマ変調
型のアナログデイジタル変換回路において、 量子化手段を１ビツトのアナログデイジタル変換手段に
よつて構成する第１のデルタ−シグマ変調型アナログデ
イジタル変換手段と、 上記１ビツトのアナログデイジタル変換手段に入力され
るアナログ信号を入力し、当該アナログ信号に基づいて
上記第１のデルタ−シグマ変調型アナログデイジタル変
換手段より出力される第１のフイルタ出力の量子化誤差
を打ち消してデイジタルデータとして出力する量子化誤
差補正手段とを具え、 上記量子化誤差補正手段は、 量子化手段及び逆量子化手段を多ビツトのアナログデイ
ジタル変換手段及びデイジタルアナログ変換手段によつ
て構成する第２のデルタ−シグマ変調型アナログデイジ
タル変換手段と、 上記第２のデルタ−シグマ変調型アナログデイジタル変
換手段の入力端に負帰還されるアナログ信号を入力し、
当該アナログ信号に基づいて上記第１のフイルタ出力の
量子化誤差を打ち消して上記デイジタルデータとして出
力する量子化誤差補正部とを有し、 上記量子化誤差補正部は、量子化手段を１ビツトのアナ
ログデイジタル変換手段によつて構成する第３のデルタ
−シグマ変調型アナログデイジタル変換手段と、 当該１ビツトのアナログデイジタル変換手段の第３のフ
イルタ出力と上記第２のフイルタ出力との差分より上記
第２のフイルタ出力に重畳する量子化誤差を検出する量
子化誤差検出手段と、 上記量子化誤差検出手段によつて検出された量子化誤差
を上記第２のフイルタ出力より減算し、量子化誤差除去
信号として出力すると共に、当該量子化誤差除去信号に
基づいて上記第１のフイルタ出力に重畳する量子化雑音
を打ち消して上記デイジタル信号として出力する誤差成
分除去手段とを有することを特徴とするオーバサンプリ
ング−デルタ−シグマ変調型のアナログデイジタル変換
回路。 - 【請求項３】上記第１の量子化誤差補正手段は、上記第
１のデルタ−シグマ変調型アナログデイジタル変換手段
の入力端に負帰還されるアナログ信号に係数を乗算して
振幅を圧縮する第１の係数乗算器と、上記第１のフイル
タ出力に上記係数を乗算して振幅を圧縮する第２の係数
乗算器と、上記量子化誤差検出手段によつて検出された
量子化誤差に上記係数の逆数を乗算し、上記第１のフイ
ルタ出力に重畳する量子化雑音と同じ大きさの量子化雑
音を発生させる第３の係数乗算器とを具えることを特徴
とする請求項１に記載のオーバサンプリング−デルタ−
シグマ変調型のアナログデイジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22497092A JPH0653836A (ja) | 1992-07-31 | 1992-07-31 | アナログデイジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22497092A JPH0653836A (ja) | 1992-07-31 | 1992-07-31 | アナログデイジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653836A true JPH0653836A (ja) | 1994-02-25 |
Family
ID=16822067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22497092A Pending JPH0653836A (ja) | 1992-07-31 | 1992-07-31 | アナログデイジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653836A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11308110A (ja) * | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
| US6404368B1 (en) | 1999-09-17 | 2002-06-11 | Nec Corporation | Analog and digital ΔΣ modulator |
| JP2002368620A (ja) * | 2001-06-08 | 2002-12-20 | Mitsubishi Electric Corp | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
| US7009539B2 (en) | 2003-03-11 | 2006-03-07 | Renesas Technology Corp. | Modulator providing only quantization error component to delta sigma modulator |
-
1992
- 1992-07-31 JP JP22497092A patent/JPH0653836A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11308110A (ja) * | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
| US6404368B1 (en) | 1999-09-17 | 2002-06-11 | Nec Corporation | Analog and digital ΔΣ modulator |
| JP2002368620A (ja) * | 2001-06-08 | 2002-12-20 | Mitsubishi Electric Corp | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
| US7009539B2 (en) | 2003-03-11 | 2006-03-07 | Renesas Technology Corp. | Modulator providing only quantization error component to delta sigma modulator |
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