JPH0653922A - 位相差吸収回路 - Google Patents
位相差吸収回路Info
- Publication number
- JPH0653922A JPH0653922A JP4201692A JP20169292A JPH0653922A JP H0653922 A JPH0653922 A JP H0653922A JP 4201692 A JP4201692 A JP 4201692A JP 20169292 A JP20169292 A JP 20169292A JP H0653922 A JPH0653922 A JP H0653922A
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- Japan
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- frame pulse
- circuit
- output
- pulse
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- 230000015654 memory Effects 0.000 claims abstract description 23
- 230000001934 delay Effects 0.000 claims abstract 2
- 230000003111 delayed effect Effects 0.000 claims abstract 2
- 238000010521 absorption reaction Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】読出フレームパルスの遅延量をその時の２つの
入力データ信号あるいは書込フレームパルス信号の位相
差から決定することにより書込みから読出しまでの遅延
量を最小にする。 【構成】書込フレームパルス信号１０３，１０６の位相
差を検出し何れか遅れた方の書込フレームパルス信号１
１３を出力する単安定マルチバイブレータ３，４とＡＮ
Ｄ回路５，６とＯＲ回路７とから構成される回路と、こ
の書込フレームパルス信号１１３をエラスティックスト
アメモリにおける書込み読出し間の個有遅延量に等しい
遅延時間だけ遅延させる遅延回路８とを備え、この遅延
回路８の出力信号１１４を読出フレームパルス信号とし
て各エラスティックストアメモリに入力する。このエラ
スティックストアメモリの遅延量は書込フレームパルス
信号１０３，１０６の位相差とエラスティックストアメ
モリ個有の遅延時間とで決定される。
入力データ信号あるいは書込フレームパルス信号の位相
差から決定することにより書込みから読出しまでの遅延
量を最小にする。 【構成】書込フレームパルス信号１０３，１０６の位相
差を検出し何れか遅れた方の書込フレームパルス信号１
１３を出力する単安定マルチバイブレータ３，４とＡＮ
Ｄ回路５，６とＯＲ回路７とから構成される回路と、こ
の書込フレームパルス信号１１３をエラスティックスト
アメモリにおける書込み読出し間の個有遅延量に等しい
遅延時間だけ遅延させる遅延回路８とを備え、この遅延
回路８の出力信号１１４を読出フレームパルス信号とし
て各エラスティックストアメモリに入力する。このエラ
スティックストアメモリの遅延量は書込フレームパルス
信号１０３，１０６の位相差とエラスティックストアメ
モリ個有の遅延時間とで決定される。
Description
【０００１】
【産業上の利用分野】本発明は、位相差吸収回路に関
し、特に時分割多重装置の位相同期回路に用いられる２
つの信号間の位相差を吸収する位相差吸収回路に関す
る。
し、特に時分割多重装置の位相同期回路に用いられる２
つの信号間の位相差を吸収する位相差吸収回路に関す
る。
【０００２】
【従来の技術】従来の位相差吸収回路として、エラステ
ィックストアメモリを用いた位相差吸収回路がある。図
４は従来例のブロック図，図５は図４の動作を説明する
ためのタイミングチャートである。
ィックストアメモリを用いた位相差吸収回路がある。図
４は従来例のブロック図，図５は図４の動作を説明する
ためのタイミングチャートである。
【０００３】以下、図４，図５について従来例の動作を
説明する。エラスティックストアメモリ２１及びエラス
ティックストアメモリ２２にそれぞれ書込フレームパル
ス信号２０３、書込フレームパルス信号２０６をトリガ
として、入力データ２０１、入力データ２０４の書き込
みを行い、読出フレームパルス信号２１４をトリガとし
て、エラスティックストアメモリ２１及びエラスティッ
クストアメモリ２２よりデータの読出を行い、出力デー
タ２０２及び、出力データ２０５として出力している。
説明する。エラスティックストアメモリ２１及びエラス
ティックストアメモリ２２にそれぞれ書込フレームパル
ス信号２０３、書込フレームパルス信号２０６をトリガ
として、入力データ２０１、入力データ２０４の書き込
みを行い、読出フレームパルス信号２１４をトリガとし
て、エラスティックストアメモリ２１及びエラスティッ
クストアメモリ２２よりデータの読出を行い、出力デー
タ２０２及び、出力データ２０５として出力している。
【０００４】この時読出フレームパルスのタイミング
は、入力データ２０１及び入力データ２０４の位相差に
対して、十分なマージンを持たせて、エラスティックス
トアメモリよりデータの読出しを行う構成となってい
る。
は、入力データ２０１及び入力データ２０４の位相差に
対して、十分なマージンを持たせて、エラスティックス
トアメモリよりデータの読出しを行う構成となってい
る。
【０００５】
【発明が解決しようとする課題】このように従来の位相
差吸収回路では、書込み内容の読出欠落や二度読み等を
防ぐため、エラスティックストアメモリからの読出しの
タイミングは十分なマージンを持たせているため、必要
以上に遅延時間がかかるという問題がある。
差吸収回路では、書込み内容の読出欠落や二度読み等を
防ぐため、エラスティックストアメモリからの読出しの
タイミングは十分なマージンを持たせているため、必要
以上に遅延時間がかかるという問題がある。
【０００６】
【課題を解決するための手段】本発明の位相差吸収回路
は、第１の入力データを第１の書込フレームパルスによ
り書込み読出フレームパルスにより読出し第１の出力デ
ータとして出力する第１のエラスティクストアメモリ
と、第２の入力データを第２の書込フレームパルスによ
り書込み前記読出フレームパルスにより読出し第２の出
力データとして出力する第２のエラスティクストアメモ
リと、前記第１の書込フレームパルスを入力し所定の時
間幅Ｔ１のパルスを出力する第１の単安定マルチバイブ
レータと、前記第２の書込フレームパルスを入力し前記
時間幅Ｔ１のパルスを出力する第２の単安定マルチバイ
ブレータと、前記第１の書込フレームパルスと前記第１
および前記第２の単安定マルチバイブレータの出力パル
スとを入力する第１のＡＮＤ回路と、前記第２の書込フ
レームパルスと前記第１および前記第２の単安定マルチ
バイブレータの出力パルスとを入力する第２のＡＮＤ回
路と、前記第１および第２のＡＮＤ回路の出力パルスを
入力するＯＲ回路と、前記ＯＲ回路の出力パルスを所定
の時間幅Ｔ２だけ遅延させ前記読出フレームパルスとし
て出力する遅延回路とを備えている。
は、第１の入力データを第１の書込フレームパルスによ
り書込み読出フレームパルスにより読出し第１の出力デ
ータとして出力する第１のエラスティクストアメモリ
と、第２の入力データを第２の書込フレームパルスによ
り書込み前記読出フレームパルスにより読出し第２の出
力データとして出力する第２のエラスティクストアメモ
リと、前記第１の書込フレームパルスを入力し所定の時
間幅Ｔ１のパルスを出力する第１の単安定マルチバイブ
レータと、前記第２の書込フレームパルスを入力し前記
時間幅Ｔ１のパルスを出力する第２の単安定マルチバイ
ブレータと、前記第１の書込フレームパルスと前記第１
および前記第２の単安定マルチバイブレータの出力パル
スとを入力する第１のＡＮＤ回路と、前記第２の書込フ
レームパルスと前記第１および前記第２の単安定マルチ
バイブレータの出力パルスとを入力する第２のＡＮＤ回
路と、前記第１および第２のＡＮＤ回路の出力パルスを
入力するＯＲ回路と、前記ＯＲ回路の出力パルスを所定
の時間幅Ｔ２だけ遅延させ前記読出フレームパルスとし
て出力する遅延回路とを備えている。
【０００７】
【実施例】次に、本発明の一実施例について図を参照し
て説明する。図１は本実施例のブロック図で、図２，図
３は、図１の動作を説明するタイミングチャートであ
る。
て説明する。図１は本実施例のブロック図で、図２，図
３は、図１の動作を説明するタイミングチャートであ
る。
【０００８】エラスティックストアメモリ１は、書込フ
レームパルス信号１０３をトリガとして入力データ１０
１の書き込みを行い、エラスティックストアメモリ２
は、書込フレームパルス信号１０６をトリガとして入力
データ１０４の書き込みを行う。
レームパルス信号１０３をトリガとして入力データ１０
１の書き込みを行い、エラスティックストアメモリ２
は、書込フレームパルス信号１０６をトリガとして入力
データ１０４の書き込みを行う。
【０００９】単安定マルチバイブレータ３は、書込フレ
ームパルス信号１０３を入力して、一定時間幅（Ｔ１）
のパルス信号１０９を出力する。この場合の一定時間幅
（Ｔ１）とは書込フレームパルス信号１０３，１０６間
の予想される最大限の位相差（Ｔ３）と書込フレームパ
ルス信号のパルス幅（Ｔ４）とを加えた時間とする。ま
た、単安定マルチバイブレータ４は、書込フレームパル
ス信号１０６を入力して、一定時間幅（Ｔ１）のパルス
信号１１０を出力する。
ームパルス信号１０３を入力して、一定時間幅（Ｔ１）
のパルス信号１０９を出力する。この場合の一定時間幅
（Ｔ１）とは書込フレームパルス信号１０３，１０６間
の予想される最大限の位相差（Ｔ３）と書込フレームパ
ルス信号のパルス幅（Ｔ４）とを加えた時間とする。ま
た、単安定マルチバイブレータ４は、書込フレームパル
ス信号１０６を入力して、一定時間幅（Ｔ１）のパルス
信号１１０を出力する。
【００１０】ＡＮＤ回路５は出力信号１０９及び出力信
号１１０と、書込フレームパルス信号１０３との論理積
をとるＡＮＤ回路で、ＡＮＤ回路６は出力信号１０９及
び出力信号１１０と、書込フレームパルス信号１０６と
の論理積をとる。ここで図２（ａ）に示すように、書込
フレームパルス信号１０９が書込フレームパルス信号１
１０に対して遅延量が多い場合には、ＡＮＤ回路６は出
力信号１１２として書込フレームパルス信号１０６を出
力し、（出力信号１１１は“Ｌ”レベルのまま）、逆に
書込フレームパルス信号１０３が書込フレームパルス信
号１０６に対して遅延量が多い場合には、出力信号１１
１に書込フレームパルス信号１０３が出力される（出力
信号１１２は“Ｌ”レベルのまま）。
号１１０と、書込フレームパルス信号１０３との論理積
をとるＡＮＤ回路で、ＡＮＤ回路６は出力信号１０９及
び出力信号１１０と、書込フレームパルス信号１０６と
の論理積をとる。ここで図２（ａ）に示すように、書込
フレームパルス信号１０９が書込フレームパルス信号１
１０に対して遅延量が多い場合には、ＡＮＤ回路６は出
力信号１１２として書込フレームパルス信号１０６を出
力し、（出力信号１１１は“Ｌ”レベルのまま）、逆に
書込フレームパルス信号１０３が書込フレームパルス信
号１０６に対して遅延量が多い場合には、出力信号１１
１に書込フレームパルス信号１０３が出力される（出力
信号１１２は“Ｌ”レベルのまま）。
【００１１】また図３に示すように書込フレームパルス
信号１０３と書込フレームパルス信号１０６とが同じ遅
延量の場合には、出力信号１１１には書込フレームパル
ス信号１０３が、出力信号１１２には書込フレームパル
ス信号１０６がそれぞれ出力される。ＯＲ回路７は出力
信号１１１，１１２の論理和をとるＯＲ回路で、信号１
１３を出力し、遅延回路８は信号１１３に対して、エラ
スティックストアメモリ１あるいは２にデータを書き込
んでから、そのデータを読み出すまでの最小限必要な時
間（Ｔ２）の遅延を与えて出力する。
信号１０３と書込フレームパルス信号１０６とが同じ遅
延量の場合には、出力信号１１１には書込フレームパル
ス信号１０３が、出力信号１１２には書込フレームパル
ス信号１０６がそれぞれ出力される。ＯＲ回路７は出力
信号１１１，１１２の論理和をとるＯＲ回路で、信号１
１３を出力し、遅延回路８は信号１１３に対して、エラ
スティックストアメモリ１あるいは２にデータを書き込
んでから、そのデータを読み出すまでの最小限必要な時
間（Ｔ２）の遅延を与えて出力する。
【００１２】エラスティックストアメモリ１及び２は、
遅延回路８からの出力信号１１４を読出フレームパルス
信号としてデータの読出を行い同位相の出力データ１０
２及び１０５をそれぞれ出力する。
遅延回路８からの出力信号１１４を読出フレームパルス
信号としてデータの読出を行い同位相の出力データ１０
２及び１０５をそれぞれ出力する。
【００１３】
【発明の効果】以上説明したように本発明は、位相差の
ある２つの入力データの書込みから読出しまでの遅延時
間をその時の２つの書込フレームパルスの位相差とエラ
スティックストアメモリ固有の遅延量、すなわち書込み
から読出しまで必要最少限の時間とを加えたものとして
いるので、あらかじめマージンを見込んだ一定の遅延時
間を与える従来例に比べて遅延量を必要最少限に少なく
する効果がある。
ある２つの入力データの書込みから読出しまでの遅延時
間をその時の２つの書込フレームパルスの位相差とエラ
スティックストアメモリ固有の遅延量、すなわち書込み
から読出しまで必要最少限の時間とを加えたものとして
いるので、あらかじめマージンを見込んだ一定の遅延時
間を与える従来例に比べて遅延量を必要最少限に少なく
する効果がある。
【図１】本発明による一実施例のブロック図である。
【図２】図１における（ａ）入力信号に位相差のある場
合のタイミングチャート、（ｂ）位相差がない場合のタ
イミングチャートである。
合のタイミングチャート、（ｂ）位相差がない場合のタ
イミングチャートである。
【図３】図１における入出力信号のタイミングチャート
である。
である。
【図４】従来例のブロック図である。
【図５】図４における入出力信号のタイミングチャート
である。
である。
１ エラスティックストアメモリ ２ 単安定マルチバイブレータ ３ 単安定マルチバイブレータ ４ ＡＮＤ回路 ５ ＯＲ回路 ６ 遅延回路 ７ ＡＮＤ回路 ８ エラスティックストアメモリＢ １０１ 入力データ １０４ 入力データ １０３ 書込フレームパルス信号 １０６ 書込フレームパルス信号 １０７ 書込クロック １０２ 出力データ １０９ 単安定マルチバイブレータ３の出力信号 １１０ 単安定マルチバイブレータ４の出力信号 １１１ ＡＮＤ回路５の出力信号 １１２ ＡＮＤ回路６の出力信号 １１３ ＯＲ回路７の出力信号 １１４ 読出フレームパルス信号 １０５ 出力データ １０８ 読出クロック
Claims (2)
- 【請求項１】 第１の入力データを第１の書込フレーム
パルスにより書込み読出フレームパルスにより読出し第
１の出力データとして出力する第１のエラスティクスト
アメモリと、第２の入力データを第２の書込フレームパ
ルスにより書込み前記読出フレームパルスにより読出し
第２の出力データとして出力する第２のエラスティクス
トアメモリと、前記第１の書込フレームパルスを入力し
所定の時間幅Ｔ１のパルスを出力する第１の単安定マル
チバイブレータと、前記第２の書込フレームパルスを入
力し前記時間幅Ｔ１のパルスを出力する第２の単安定マ
ルチバイブレータと、前記第１の書込フレームパルスと
前記第１および前記第２の単安定マルチバイブレータの
出力パルスとを入力する第１のＡＮＤ回路と、前記第２
の書込フレームパルスと前記第１および前記第２の単安
定マルチバイブレータの出力パルスとを入力する第２の
ＡＮＤ回路と、前記第１および第２のＡＮＤ回路の出力
パルスを入力するＯＲ回路と、前記ＯＲ回路の出力パル
スを所定の時間幅Ｔ２だけ遅延させ前記読出フレームパ
ルスとして出力する遅延回路とを備えることを特徴とす
る位相差吸収回路。 - 【請求項２】 前記時間幅Ｔ１は前記第１の書込フレー
ムパルスと前記第２の書込フレームパルスとの予想され
る位相差と前記第１あるいは前記第２の書込フレームパ
ルスのパル幅とを加えた時間とし、前記時間幅Ｔ２は前
記第１あるいは前記第２のエラスティクストアメモリが
データを書込んでから読出すまでの必要最少限の時間と
することを特徴とする請求項１記載の位相差吸収回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201692A JPH0653922A (ja) | 1992-07-29 | 1992-07-29 | 位相差吸収回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201692A JPH0653922A (ja) | 1992-07-29 | 1992-07-29 | 位相差吸収回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653922A true JPH0653922A (ja) | 1994-02-25 |
Family
ID=16445329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201692A Withdrawn JPH0653922A (ja) | 1992-07-29 | 1992-07-29 | 位相差吸収回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653922A (ja) |
-
1992
- 1992-07-29 JP JP4201692A patent/JPH0653922A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |