JPH0653964A - シリアルｉ／ｏの制御方式 - Google Patents
シリアルｉ／ｏの制御方式Info
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- JPH0653964A JPH0653964A JP4225115A JP22511592A JPH0653964A JP H0653964 A JPH0653964 A JP H0653964A JP 4225115 A JP4225115 A JP 4225115A JP 22511592 A JP22511592 A JP 22511592A JP H0653964 A JPH0653964 A JP H0653964A
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- output
- transmission
- data
- clock
- shift register
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Abstract
(57)【要約】
【目的】 シリアルＩ／Ｏにおいて、データバス上の制
御信号線を少なくするとともに、出力部を簡単に構成で
きるシリアルＩ／Ｏの制御方式を得る。 【構成】 シリアルＩ／Ｏのシフトレジスタ４とデータ
送信端子ＳＯＵＴの間に、制御回路２から出力される送
信許可信号ＳＥＮがディスイネーブルのときセットまた
はリセットされるラッチ５を設け、送信禁止時に出力デ
ータが“Ｈ”になるよう構成し、かつ、データ送信端子
ＳＯＵＴにＰチャネル出力禁止モードを有し、このＰチ
ャネル出力禁止モードで送信データ出力完了後“Ｈ”デ
ータを出力し、ネットワークをフローティング状態とす
る。
御信号線を少なくするとともに、出力部を簡単に構成で
きるシリアルＩ／Ｏの制御方式を得る。 【構成】 シリアルＩ／Ｏのシフトレジスタ４とデータ
送信端子ＳＯＵＴの間に、制御回路２から出力される送
信許可信号ＳＥＮがディスイネーブルのときセットまた
はリセットされるラッチ５を設け、送信禁止時に出力デ
ータが“Ｈ”になるよう構成し、かつ、データ送信端子
ＳＯＵＴにＰチャネル出力禁止モードを有し、このＰチ
ャネル出力禁止モードで送信データ出力完了後“Ｈ”デ
ータを出力し、ネットワークをフローティング状態とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、例えばネットワーク上
に多数接続され、Ｎチャネルオープンドレインで使用さ
れるシリアルＩ／Ｏの制御方式に関するものである。
に多数接続され、Ｎチャネルオープンドレインで使用さ
れるシリアルＩ／Ｏの制御方式に関するものである。
【０００２】
【従来の技術】図９は内部クロックで動作する場合の従
来のシリアルＩ／Ｏの制御方式の一例を示すブロック図
である。図において、１は同期クロック発生回路で、同
期クロックとしての第１クロックＣＬＫ１を出力する。
２は送受信を制御する制御回路で、送信条件，受信条件
の判定を行うことにより送信許可信号ＳＥＮ及び受信許
可信号を出力し、上記同期クロック発生回路１の動作許
可を行うとともに、クロック出力許可信号ＣＥＮを出力
し、上記第１クロックＣＬＫ１の値を外部に出力するこ
とを許可する。３は上記同期クロック発生回路１から出
力される第１クロックＣＬＫ１と上記制御回路２から出
力されるクロック出力許可信号ＣＥＮとから第２クロッ
クＣＬＫ２をつくるスイッチング手段としての複合ゲー
トで、上記第１クロックＣＬＫ１の値を外部へ出力する
かしないかをクロック出力許可信号ＣＥＮにもとづいて
切り替える。４は上記第２クロックＣＬＫ２の立ち上が
りデータのシフトを行うシフトレジスタ、５は第２クロ
ックＣＬＫ２の“Ｈ”入力から次の“Ｈ”入力までデー
タを保持するラッチ、６はデータバス、７ａ，７ｂはＣ
ＭＯＳバッファ等からなる出力バッファ、１１ａは制御
回路２の出力する上記送信許可信号ＳＥＮが“Ｈ”のと
き、上記複合ゲート３からの第２クロックＣＬＫ２をそ
のまま出力する２入力のゲート回路、１１ｂは送信許可
信号ＳＥＮが“Ｈ”のとき、上記ラッチ５からのデータ
ＴＤを反転して出力する２入力のゲート回路である。ま
た、５０は送信許可信号線で上記ゲート回路１１ａ，１
１ｂに接続される。なお、上記制御回路２は上記機能の
他に、例えばクロック同期型シリアル通信専用（シフト
レジスタ４が送受信共用）の場合、同期クロック発生回
路１の出力（第１クロックＣＬＫ１）をカウントし、当
該クロックを既定の数で停止させることによってクロッ
ク同期型シリアル通信の終了を検出する。さらには上記
クロック出力許可信号ＣＥＮにより、送信クロックｔＣ
ＬＫの出力許可状態と出力禁止状態とを設定する等の機
能を有する。
来のシリアルＩ／Ｏの制御方式の一例を示すブロック図
である。図において、１は同期クロック発生回路で、同
期クロックとしての第１クロックＣＬＫ１を出力する。
２は送受信を制御する制御回路で、送信条件，受信条件
の判定を行うことにより送信許可信号ＳＥＮ及び受信許
可信号を出力し、上記同期クロック発生回路１の動作許
可を行うとともに、クロック出力許可信号ＣＥＮを出力
し、上記第１クロックＣＬＫ１の値を外部に出力するこ
とを許可する。３は上記同期クロック発生回路１から出
力される第１クロックＣＬＫ１と上記制御回路２から出
力されるクロック出力許可信号ＣＥＮとから第２クロッ
クＣＬＫ２をつくるスイッチング手段としての複合ゲー
トで、上記第１クロックＣＬＫ１の値を外部へ出力する
かしないかをクロック出力許可信号ＣＥＮにもとづいて
切り替える。４は上記第２クロックＣＬＫ２の立ち上が
りデータのシフトを行うシフトレジスタ、５は第２クロ
ックＣＬＫ２の“Ｈ”入力から次の“Ｈ”入力までデー
タを保持するラッチ、６はデータバス、７ａ，７ｂはＣ
ＭＯＳバッファ等からなる出力バッファ、１１ａは制御
回路２の出力する上記送信許可信号ＳＥＮが“Ｈ”のと
き、上記複合ゲート３からの第２クロックＣＬＫ２をそ
のまま出力する２入力のゲート回路、１１ｂは送信許可
信号ＳＥＮが“Ｈ”のとき、上記ラッチ５からのデータ
ＴＤを反転して出力する２入力のゲート回路である。ま
た、５０は送信許可信号線で上記ゲート回路１１ａ，１
１ｂに接続される。なお、上記制御回路２は上記機能の
他に、例えばクロック同期型シリアル通信専用（シフト
レジスタ４が送受信共用）の場合、同期クロック発生回
路１の出力（第１クロックＣＬＫ１）をカウントし、当
該クロックを既定の数で停止させることによってクロッ
ク同期型シリアル通信の終了を検出する。さらには上記
クロック出力許可信号ＣＥＮにより、送信クロックｔＣ
ＬＫの出力許可状態と出力禁止状態とを設定する等の機
能を有する。
【０００３】また、図１０は図９に示すシリアルＩ／Ｏ
を複数個、クロック線１３ａ及びデータ線１３ｂから成
るネットワークＮを介して接続した場合の構成図であ
る。図において、クロック線１３ａ及びデータ線１３ｂ
はプルアップ抵抗１２ａ，１２ｂを介して“Ｈ”レベル
にプルアップされている。上記クロック線１３ａ及びデ
ータ線１３ｂから成るネットワークＮに共通に接続され
た単位シリアルＩ／ＯのユニットＳＩＯ１，ＳＩＯ２，
ＳＩＯ３の各々は、クロック線１３ａに接続されたクロ
ック出力端子ＴＣＬＫと、データ線１３ｂに接続された
データ受信端子ＳＩＮ及びデータ送信端子ＳＯＵＴとを
備えている。
を複数個、クロック線１３ａ及びデータ線１３ｂから成
るネットワークＮを介して接続した場合の構成図であ
る。図において、クロック線１３ａ及びデータ線１３ｂ
はプルアップ抵抗１２ａ，１２ｂを介して“Ｈ”レベル
にプルアップされている。上記クロック線１３ａ及びデ
ータ線１３ｂから成るネットワークＮに共通に接続され
た単位シリアルＩ／ＯのユニットＳＩＯ１，ＳＩＯ２，
ＳＩＯ３の各々は、クロック線１３ａに接続されたクロ
ック出力端子ＴＣＬＫと、データ線１３ｂに接続された
データ受信端子ＳＩＮ及びデータ送信端子ＳＯＵＴとを
備えている。
【０００４】図１２は上記同期クロック発生回路１の具
体例を示すブロック構成図である。図中、図９と同じも
のは同一の符号を付して説明を省略する。図において、
Ｃ０はＩＣ等の内部クロックまたは外部からのクロック
入力で、以下内部クロックＣ０という。１４は内部クロ
ックＣ０を分周して入力クロックＣ１を出力する分周
器、１５は分周器１４の出力である入力クロックＣ１を
供給され、上記制御回路２からの送信許可信号ＳＥＮに
もとづき、上記入力クロックＣ１を２分周して上記第１
クロックＣＬＫ１を出力する１／２分周器である。以上
のように構成された同期クロック発生回路１において上
記内部クロックＣ０が分周されることにより、図１０の
クロック出力端子ＴＣＬＫを介してクロック線１３ａに
出力される送信クロックｔＣＬＫの速度が設定される。
また、図１３は上記１／２分周器１５の内部構成の具体
例を示す概略回路図、図１７は１／２分周器１５のタイ
ミング図である。各図中、図１２と同じものは同一の符
号を付して説明を省略する。図１３及び図１７におい
て、上記送信許可信号ＳＥＮが“Ｌ”の状態では、図中
のＮＡＮＤゲート１５ａの出力が“Ｈ”に固定されるた
め第１クロックＣＬＫ１は“Ｈ”となる。送信許可信号
ＳＥＮが“Ｈ”の状態では、入力クロックＣ１の立ち上
がりのたびにＮＡＮＤゲート１５ａの出力が反転し、第
１クロックＣＬＫ１は入力クロックＣ１を２分周したも
のとなる。
体例を示すブロック構成図である。図中、図９と同じも
のは同一の符号を付して説明を省略する。図において、
Ｃ０はＩＣ等の内部クロックまたは外部からのクロック
入力で、以下内部クロックＣ０という。１４は内部クロ
ックＣ０を分周して入力クロックＣ１を出力する分周
器、１５は分周器１４の出力である入力クロックＣ１を
供給され、上記制御回路２からの送信許可信号ＳＥＮに
もとづき、上記入力クロックＣ１を２分周して上記第１
クロックＣＬＫ１を出力する１／２分周器である。以上
のように構成された同期クロック発生回路１において上
記内部クロックＣ０が分周されることにより、図１０の
クロック出力端子ＴＣＬＫを介してクロック線１３ａに
出力される送信クロックｔＣＬＫの速度が設定される。
また、図１３は上記１／２分周器１５の内部構成の具体
例を示す概略回路図、図１７は１／２分周器１５のタイ
ミング図である。各図中、図１２と同じものは同一の符
号を付して説明を省略する。図１３及び図１７におい
て、上記送信許可信号ＳＥＮが“Ｌ”の状態では、図中
のＮＡＮＤゲート１５ａの出力が“Ｈ”に固定されるた
め第１クロックＣＬＫ１は“Ｈ”となる。送信許可信号
ＳＥＮが“Ｈ”の状態では、入力クロックＣ１の立ち上
がりのたびにＮＡＮＤゲート１５ａの出力が反転し、第
１クロックＣＬＫ１は入力クロックＣ１を２分周したも
のとなる。
【０００５】図１４は上記シフトレジスタ４の具体例を
示すブロック構成図である。図中、図９と同じものは同
一の符号を付して説明を省略する。図１４において、１
６はシフトレジスタ４の１ビット、１７は読み出しバッ
ファ、１８，１９はＯＲゲート、２０，２１は第１フリ
ップフロップＦＦ１を構成するＮＡＮＤゲート、２２，
２３はＡＮＤゲート、２４，２５は第２フリップフロッ
プＦＦ２を構成するＮＯＲゲート、２６，２７はＮＯＴ
回路、４１，４２，４３はクロック信号ＣＬＯＣＫ，書
き込み信号ＷＲＩＴＥ，読み出し信号ＲＥＡＤの各信号
線である。クロック信号ＣＬＯＣＫが“Ｈ”の状態で
は、ＯＲゲート１８，１９の出力が“１”となり、ＮＡ
ＮＤゲート２０，２１によって構成される第１フリップ
フロップＦＦ１のデータが保持される。また、ＡＮＤゲ
ート２２，２３が有効となるため、ＮＯＲゲート２４，
２５で構成される第２フリップフロップＦＦ２に、上記
第１フリップフロップＦＦ１の反転データが入力され
る。クロック信号ＣＬＯＣＫが“Ｌ”の状態では、ＡＮ
Ｄゲート２２，２３の出力が“０”となり入力が禁止さ
れ、上記第２フリップフロップＦＦ２内のデータが保持
される。また、ＯＲゲート１８，１９が有効となり、上
記データ受信端子ＳＩＮまたは上位ビットからの入力が
上記第１フリップフロップＦＦ１に保持される。理解を
容易にするため、図１６に図１４に示したシフトレジス
タ４の１ビット１６の内部構成のうち点Ｄ，Ｅにおける
データの移動タイミングを示す。図１４のシフトレジス
タ４において、例えばクロック信号ＣＬＯＣＫ停止時に
書き込み信号ＷＲＩＴＥを“１”にすると、データバス
上のデータが上記第１フリップフロップＦＦ１にラッチ
される。上記データ受信端子ＳＩＮからのデータ受信が
完了しクロック信号ＣＬＯＣＫが停止している状態で
は、該受信データは点Ｅの位置に保持されているため、
読み出し信号ＲＥＡＤを“１”にすることにより受信デ
ータはデータバス上に出力される。なお、この読み出し
信号ＲＥＡＤにもとづいて点Ｅに保持される受信データ
を読み出し信号線４３に出力するため、上記読み出しバ
ッファ１７は図１５に示す一例のように構成されてい
る。
示すブロック構成図である。図中、図９と同じものは同
一の符号を付して説明を省略する。図１４において、１
６はシフトレジスタ４の１ビット、１７は読み出しバッ
ファ、１８，１９はＯＲゲート、２０，２１は第１フリ
ップフロップＦＦ１を構成するＮＡＮＤゲート、２２，
２３はＡＮＤゲート、２４，２５は第２フリップフロッ
プＦＦ２を構成するＮＯＲゲート、２６，２７はＮＯＴ
回路、４１，４２，４３はクロック信号ＣＬＯＣＫ，書
き込み信号ＷＲＩＴＥ，読み出し信号ＲＥＡＤの各信号
線である。クロック信号ＣＬＯＣＫが“Ｈ”の状態で
は、ＯＲゲート１８，１９の出力が“１”となり、ＮＡ
ＮＤゲート２０，２１によって構成される第１フリップ
フロップＦＦ１のデータが保持される。また、ＡＮＤゲ
ート２２，２３が有効となるため、ＮＯＲゲート２４，
２５で構成される第２フリップフロップＦＦ２に、上記
第１フリップフロップＦＦ１の反転データが入力され
る。クロック信号ＣＬＯＣＫが“Ｌ”の状態では、ＡＮ
Ｄゲート２２，２３の出力が“０”となり入力が禁止さ
れ、上記第２フリップフロップＦＦ２内のデータが保持
される。また、ＯＲゲート１８，１９が有効となり、上
記データ受信端子ＳＩＮまたは上位ビットからの入力が
上記第１フリップフロップＦＦ１に保持される。理解を
容易にするため、図１６に図１４に示したシフトレジス
タ４の１ビット１６の内部構成のうち点Ｄ，Ｅにおける
データの移動タイミングを示す。図１４のシフトレジス
タ４において、例えばクロック信号ＣＬＯＣＫ停止時に
書き込み信号ＷＲＩＴＥを“１”にすると、データバス
上のデータが上記第１フリップフロップＦＦ１にラッチ
される。上記データ受信端子ＳＩＮからのデータ受信が
完了しクロック信号ＣＬＯＣＫが停止している状態で
は、該受信データは点Ｅの位置に保持されているため、
読み出し信号ＲＥＡＤを“１”にすることにより受信デ
ータはデータバス上に出力される。なお、この読み出し
信号ＲＥＡＤにもとづいて点Ｅに保持される受信データ
を読み出し信号線４３に出力するため、上記読み出しバ
ッファ１７は図１５に示す一例のように構成されてい
る。
【０００６】従来のシリアルＩ／Ｏは上記のように構成
され、例えば図１０においてユニットＳＩＯ１がデータ
を送信し、ユニットＳＩＯ２及びユニットＳＩＯ３が受
信を行う場合、ユニットＳＩＯ１が送信クロックｔＣＬ
Ｋを出力し、ユニットＳＩＯ２及びユニットＳＩＯ３は
この送信クロックｔＣＬＫに同期してデータを受信す
る。この時、ユニットＳＩＯ２及びユニットＳＩＯ３の
クロック及びデータ出力はハイインピーダンス状態でな
ければならない。また、ユニットＳＩＯ２がデータを出
力する場合は同様にユニットＳＩＯ１，ユニットＳＩＯ
３のクロック及びデータ出力はハイインピーダンス状態
とする必要がある。
され、例えば図１０においてユニットＳＩＯ１がデータ
を送信し、ユニットＳＩＯ２及びユニットＳＩＯ３が受
信を行う場合、ユニットＳＩＯ１が送信クロックｔＣＬ
Ｋを出力し、ユニットＳＩＯ２及びユニットＳＩＯ３は
この送信クロックｔＣＬＫに同期してデータを受信す
る。この時、ユニットＳＩＯ２及びユニットＳＩＯ３の
クロック及びデータ出力はハイインピーダンス状態でな
ければならない。また、ユニットＳＩＯ２がデータを出
力する場合は同様にユニットＳＩＯ１，ユニットＳＩＯ
３のクロック及びデータ出力はハイインピーダンス状態
とする必要がある。
【０００７】図１１は従来のシリアルＩ／Ｏの制御方式
の一例を示す動作タイミング図である。以下、図９ない
し図１１を参照して従来のシリアルＩ／Ｏの制御方式に
ついて説明する。非送信状態では、上記制御回路２から
出力される送信許可信号ＳＥＮは“Ｌ”である。この時
ゲート１１ａ，１１ｂの出力は“Ｌ”となるため出力バ
ッファ７ａ，７ｂはオフ状態となり、クロック出力端子
ＴＣＬＫ及びデータ送信端子ＳＯＵＴはフローティング
状態となる。この時ネットワークＮ上のクロック線１３
ａ及びデータ線１３ｂはプロアップ抵抗１２ａ，１２ｂ
により“Ｈ”状態となる。送信許可状態になると、制御
回路２は送信許可信号ＳＥＮを“Ｈ”にして同期クロッ
ク発生回路１及びゲート１１ａ，１１ｂを能動状態にす
る。同期クロック発生回路１は送信許可信号ＳＥＮが
“Ｈ”になると動作を開始し、第１クロックＣＬＫ１を
出力する。送信許可信号ＳＥＮとほぼ同時に制御回路２
はクロック出力許可信号ＣＥＮを“Ｈ”にして複合ゲー
ト３を有効にする。複合ゲート３はクロック出力許可信
号ＣＥＮが“Ｈ”の時、第１クロックＣＬＫ１を反転し
第２クロックＣＬＫ２として出力する。第１クロックＣ
ＬＫ１が“Ｌ”の時、第２クロックＣＬＫ２が“Ｈ”に
なり、ゲート１１ａが“Ｈ”を出力し、出力バッファ７
ａがオンし、クロック出力端子ＴＣＬＫに“Ｌ”が出力
される。逆に、第１クロックＣＬＫ１が“Ｈ”の時第２
クロックＣＬＫ２が“Ｌ”となりゲート１１ａは“Ｌ”
を出力し、出力バッファ７ａがオフしクロック出力端子
ＴＣＬＫ出力はフローティングとなるが、ネットワーク
Ｎのプルアップ抵抗１２ａによりプリアップされ“Ｈ”
出力と同等の状態となる。シフトレジスタ４は第２クロ
ックＣＬＫ２の立ち上がりでデータをシフトしラッチ５
に出力する。ラッチ５は第２クロックＣＬＫ２が“Ｈ”
期間にデータをラッチし、第２クロックＣＬＫ２がつぎ
に“Ｈ”になるまでこのデータを保持しデータＴＤとし
て出力する。データＴＤが“Ｌ”の時、ゲート１１ｂの
出力は“Ｈ”となり、出力バッファ７ｂがオンしデータ
送信端子ＳＯＵＴに“Ｌ”が出力される。逆に、データ
ＴＤが“Ｈ”の時、ゲート１１ｂの出力は“Ｌ”とな
り、出力バッファ７ｂがオフしデータ送信端子ＳＯＵＴ
はフローティングとなるが、ネットワークＮ上でプルア
ップ抵抗１２ｂによりプルアップされ“Ｈ”を出力した
場合と同等となる。制御回路２は第１クロックＣＬＫ１
をカウントし、例えばシフトレジスタ４のビット数をｎ
とするとｎ個目のクロックの立ち上がりでクロック出力
許可信号ＣＥＮを“Ｌ”にしてクロックが出力されない
ようにし、ｎ＋１個目のクロックの立ち下がりで送信許
可信号ＳＥＮを“Ｌ”にしてクロック出力端子ＴＣＬＫ
及びデータ送信端子ＳＯＵＴをフローティング状態とし
同期クロック発生回路１の動作を禁止する。同期クロッ
ク発生回路１は送信許可信号ＳＥＮが“Ｌ”になると第
１クロックＣＬＫ１が“Ｈ”になったところで動作を停
止する。なお、図１１でクロック出力端子ＴＣＬＫとデ
ータ送信端子ＳＯＵＴの“Ｈ”出力状態は便宜上実践で
示してあるが、外部的には破線で示したフローティング
状態と同等である。
の一例を示す動作タイミング図である。以下、図９ない
し図１１を参照して従来のシリアルＩ／Ｏの制御方式に
ついて説明する。非送信状態では、上記制御回路２から
出力される送信許可信号ＳＥＮは“Ｌ”である。この時
ゲート１１ａ，１１ｂの出力は“Ｌ”となるため出力バ
ッファ７ａ，７ｂはオフ状態となり、クロック出力端子
ＴＣＬＫ及びデータ送信端子ＳＯＵＴはフローティング
状態となる。この時ネットワークＮ上のクロック線１３
ａ及びデータ線１３ｂはプロアップ抵抗１２ａ，１２ｂ
により“Ｈ”状態となる。送信許可状態になると、制御
回路２は送信許可信号ＳＥＮを“Ｈ”にして同期クロッ
ク発生回路１及びゲート１１ａ，１１ｂを能動状態にす
る。同期クロック発生回路１は送信許可信号ＳＥＮが
“Ｈ”になると動作を開始し、第１クロックＣＬＫ１を
出力する。送信許可信号ＳＥＮとほぼ同時に制御回路２
はクロック出力許可信号ＣＥＮを“Ｈ”にして複合ゲー
ト３を有効にする。複合ゲート３はクロック出力許可信
号ＣＥＮが“Ｈ”の時、第１クロックＣＬＫ１を反転し
第２クロックＣＬＫ２として出力する。第１クロックＣ
ＬＫ１が“Ｌ”の時、第２クロックＣＬＫ２が“Ｈ”に
なり、ゲート１１ａが“Ｈ”を出力し、出力バッファ７
ａがオンし、クロック出力端子ＴＣＬＫに“Ｌ”が出力
される。逆に、第１クロックＣＬＫ１が“Ｈ”の時第２
クロックＣＬＫ２が“Ｌ”となりゲート１１ａは“Ｌ”
を出力し、出力バッファ７ａがオフしクロック出力端子
ＴＣＬＫ出力はフローティングとなるが、ネットワーク
Ｎのプルアップ抵抗１２ａによりプリアップされ“Ｈ”
出力と同等の状態となる。シフトレジスタ４は第２クロ
ックＣＬＫ２の立ち上がりでデータをシフトしラッチ５
に出力する。ラッチ５は第２クロックＣＬＫ２が“Ｈ”
期間にデータをラッチし、第２クロックＣＬＫ２がつぎ
に“Ｈ”になるまでこのデータを保持しデータＴＤとし
て出力する。データＴＤが“Ｌ”の時、ゲート１１ｂの
出力は“Ｈ”となり、出力バッファ７ｂがオンしデータ
送信端子ＳＯＵＴに“Ｌ”が出力される。逆に、データ
ＴＤが“Ｈ”の時、ゲート１１ｂの出力は“Ｌ”とな
り、出力バッファ７ｂがオフしデータ送信端子ＳＯＵＴ
はフローティングとなるが、ネットワークＮ上でプルア
ップ抵抗１２ｂによりプルアップされ“Ｈ”を出力した
場合と同等となる。制御回路２は第１クロックＣＬＫ１
をカウントし、例えばシフトレジスタ４のビット数をｎ
とするとｎ個目のクロックの立ち上がりでクロック出力
許可信号ＣＥＮを“Ｌ”にしてクロックが出力されない
ようにし、ｎ＋１個目のクロックの立ち下がりで送信許
可信号ＳＥＮを“Ｌ”にしてクロック出力端子ＴＣＬＫ
及びデータ送信端子ＳＯＵＴをフローティング状態とし
同期クロック発生回路１の動作を禁止する。同期クロッ
ク発生回路１は送信許可信号ＳＥＮが“Ｌ”になると第
１クロックＣＬＫ１が“Ｈ”になったところで動作を停
止する。なお、図１１でクロック出力端子ＴＣＬＫとデ
ータ送信端子ＳＯＵＴの“Ｈ”出力状態は便宜上実践で
示してあるが、外部的には破線で示したフローティング
状態と同等である。
【０００８】
【発明が解決しようとする課題】以上のように従来のシ
リアルＩ／Ｏの制御方式では、送信許可信号ＳＥＮによ
りクロック出力端子ＴＣＬＫ及びデータ送信端子ＳＯＵ
Ｔをフローティング状態とするので、バスライン上に送
信許可信号ＳＥＮの信号線５０等の信号線が必要であ
り、また、出力バッファ７ａ，７ｂの前段にゲート回路
１１ａ，１１ｂが必要であり、シリアルＩ／Ｏの回路規
模が大きくなるという問題点があった。
リアルＩ／Ｏの制御方式では、送信許可信号ＳＥＮによ
りクロック出力端子ＴＣＬＫ及びデータ送信端子ＳＯＵ
Ｔをフローティング状態とするので、バスライン上に送
信許可信号ＳＥＮの信号線５０等の信号線が必要であ
り、また、出力バッファ７ａ，７ｂの前段にゲート回路
１１ａ，１１ｂが必要であり、シリアルＩ／Ｏの回路規
模が大きくなるという問題点があった。
【０００９】本発明は上記のような問題点を解決するた
めになされたもので、バスライン上の信号線及び出力部
のゲート回路１１ａ，１１ｂを必要としないシリアルＩ
／Ｏの制御方式を提供することを目的とする。
めになされたもので、バスライン上の信号線及び出力部
のゲート回路１１ａ，１１ｂを必要としないシリアルＩ
／Ｏの制御方式を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係るシリアルＩ
／Ｏの制御方式は、データ送信端子ＳＯＵにＰチャネル
出力禁止モードを有し、このＰチャネル出力禁止モード
で送信データ出力完了後“Ｈ”データを出力し、ネット
ワークＮをフローティング状態とする。
／Ｏの制御方式は、データ送信端子ＳＯＵにＰチャネル
出力禁止モードを有し、このＰチャネル出力禁止モード
で送信データ出力完了後“Ｈ”データを出力し、ネット
ワークＮをフローティング状態とする。
【００１１】本発明に係るシリアルＩ／Ｏの制御方式
は、シフトレジスタ４とデータ送信端子ＳＯＵＴの間に
制御回路２から出力される送信許可信号ＳＥＮがディス
イネーブルのときセットまたはリセットされるラッチ５
を設け送信禁止時に出力データが“Ｈ”になるように構
成した。
は、シフトレジスタ４とデータ送信端子ＳＯＵＴの間に
制御回路２から出力される送信許可信号ＳＥＮがディス
イネーブルのときセットまたはリセットされるラッチ５
を設け送信禁止時に出力データが“Ｈ”になるように構
成した。
【００１２】本発明に係るシリアルＩ／Ｏの制御方式
は、送信シフトレジスタ９と、受信シフトレジスタ２８
を有し、送信シフトレジスタ９の入力を“Ｈ”に固定し
て、送信データ出力完了後“Ｈ”データが出力されるよ
うに構成した。
は、送信シフトレジスタ９と、受信シフトレジスタ２８
を有し、送信シフトレジスタ９の入力を“Ｈ”に固定し
て、送信データ出力完了後“Ｈ”データが出力されるよ
うに構成した。
【００１３】本発明に係るシリアルＩ／Ｏの制御方式
は、送信シフトレジスタ９と、受信シフトレジスタ２８
と、ストップビット発生回路８を有し、ストップビット
発生回路８の出力“Ｈ”を送信シフトレジスタ９に入力
し、送信データ出力後ストップビットの“Ｈ”を出力す
る。
は、送信シフトレジスタ９と、受信シフトレジスタ２８
と、ストップビット発生回路８を有し、ストップビット
発生回路８の出力“Ｈ”を送信シフトレジスタ９に入力
し、送信データ出力後ストップビットの“Ｈ”を出力す
る。
【００１４】
【作用】本発明に係るシリアルＩ／Ｏの制御方式は、デ
ータ送信端子ＳＯＵＴにＰチャネル出力禁止モードを有
することにより、ネットワークＮへの“Ｌ”データ出力
を禁止した状態で、“Ｈ”データを出力し、ネットワー
クＮをフローティング状態とすることができる。
ータ送信端子ＳＯＵＴにＰチャネル出力禁止モードを有
することにより、ネットワークＮへの“Ｌ”データ出力
を禁止した状態で、“Ｈ”データを出力し、ネットワー
クＮをフローティング状態とすることができる。
【００１５】本発明に係るシリアルＩ／Ｏの制御方式
は、シフトレジスタ４とデータ送信端子ＳＯＵＴの間に
設けられたラッチ５が、送信許可信号ＳＥＮがディスイ
ネーブルのときセットまたはリセットされることによ
り、送信禁止時に出力データを“Ｈ”とすることがき
る。
は、シフトレジスタ４とデータ送信端子ＳＯＵＴの間に
設けられたラッチ５が、送信許可信号ＳＥＮがディスイ
ネーブルのときセットまたはリセットされることによ
り、送信禁止時に出力データを“Ｈ”とすることがき
る。
【００１６】本発明に係るシリアルＩ／Ｏの制御方式
は、送信シフトレジスタ９の入力を“Ｈ”に固定するこ
とにより、送信データ出力完了後“Ｈ”データを出力す
ることができる。
は、送信シフトレジスタ９の入力を“Ｈ”に固定するこ
とにより、送信データ出力完了後“Ｈ”データを出力す
ることができる。
【００１７】本発明に係るシリアルＩ／Ｏの制御方式
は、ストップビット発生回路８の出力“Ｈ”を送信シフ
トレジスタ９に入力することにより、送信データ出力後
ストップビットの“Ｈ”を出力することができる。
は、ストップビット発生回路８の出力“Ｈ”を送信シフ
トレジスタ９に入力することにより、送信データ出力後
ストップビットの“Ｈ”を出力することができる。
【００１８】
【実施例】実施例１．本発明に係るシリアルＩ／Ｏの制
御方式の一実施例を図１に示す。図中、従来の図９と同
じものは同一の符号を付して説明を省略する。図におい
て、ラッチ５は制御回路２から信号線５１を介して供給
される上記送信許可信号ＳＥＮが“Ｌ”のときリセット
状態となり“Ｌ”を出力するよう構成される。また、Ｃ
ＭＯＳバッファ等から成る出力バッファ７ａ，７ｂの入
力には、上記第２クロックＣＬＫ１，データＴＤがそれ
ぞれ供給される。また、本発明に係るシリアルＩ／Ｏ
は、データ送信端子ＳＯＵＴにＰチャネル出力禁止モー
ドを有する。このＰチャネル出力禁止モードとは、入出
力ポートとシリアルＩ／Ｏとを兼用する場合等に、用途
に応じＣＭＯＳバッファ等のＰチャネル出力を禁止する
ためデータ送信端子に備えられた周知の機能である。本
発明に係るシリアルＩ／Ｏは、従来例同様複数個ネット
ワークＮに接続して使用する際、ＣＭＯＳバッファ等の
Ｐチャネル出力がオンしてネットワークＮ上に“Ｌ”デ
ータが出力されることを防ぐため、上記Ｐチャネル出力
禁止モードで送信データ出力完了後“Ｈ”データを出力
し、ネットワークＮをフローティング状態とする。
御方式の一実施例を図１に示す。図中、従来の図９と同
じものは同一の符号を付して説明を省略する。図におい
て、ラッチ５は制御回路２から信号線５１を介して供給
される上記送信許可信号ＳＥＮが“Ｌ”のときリセット
状態となり“Ｌ”を出力するよう構成される。また、Ｃ
ＭＯＳバッファ等から成る出力バッファ７ａ，７ｂの入
力には、上記第２クロックＣＬＫ１，データＴＤがそれ
ぞれ供給される。また、本発明に係るシリアルＩ／Ｏ
は、データ送信端子ＳＯＵＴにＰチャネル出力禁止モー
ドを有する。このＰチャネル出力禁止モードとは、入出
力ポートとシリアルＩ／Ｏとを兼用する場合等に、用途
に応じＣＭＯＳバッファ等のＰチャネル出力を禁止する
ためデータ送信端子に備えられた周知の機能である。本
発明に係るシリアルＩ／Ｏは、従来例同様複数個ネット
ワークＮに接続して使用する際、ＣＭＯＳバッファ等の
Ｐチャネル出力がオンしてネットワークＮ上に“Ｌ”デ
ータが出力されることを防ぐため、上記Ｐチャネル出力
禁止モードで送信データ出力完了後“Ｈ”データを出力
し、ネットワークＮをフローティング状態とする。
【００１９】図２に本実施例例を説明するための動作タ
イミング図を示す。以下、図１及び図２を参照して本実
施例におけるシリアルＩ／Ｏの制御方式を説明する。上
記制御回路２は図２に示したＮ個目の第１クロックＣＬ
Ｋ１をカウントすると、クロック出力許可信号ＣＥＮを
“Ｌ”にする。上記複合ゲート３にクロック出力許可信
号ＣＥＮの“Ｌ”が供給され、第２クロックＣＬＫ２が
“Ｌ”となり、上記出力バッファ７ａがオフし、クロッ
ク出力端子ＴＣＬＫはフローティング状態となる。制御
回路２が図２に示したｎ＋１個目の第１クロックＣＬＫ
１をカウントすると、送信許可信号ＳＥＮを“Ｌ”にす
ることにより図１のラッチ５はリセットされ、データＴ
Ｄに“Ｌ”が出力される。データＴＤが“Ｌ”のとき、
出力バッファ７ｂはオフするため、データ送信端子ＳＯ
ＵＴはフローティングとなる。このとき、データ送信端
子ＳＯＵＴは上記Ｐチャネル出力禁止モードであり、
“Ｌ”データの出力を禁止してフローティングとなる
が、ネットワークＮ上で図１０に示したプルアップ抵抗
１２ｂによりプルアップされ“Ｈ”を出力した場合と同
等となる。なお、図２に示したクロック出力端子ＴＣＬ
Ｋとデータ送信端子ＳＯＵＴの“Ｈ”出力状態は便宜上
実践で示してあるが、外部的には破線で示したフローテ
ィング状態と同等である。
イミング図を示す。以下、図１及び図２を参照して本実
施例におけるシリアルＩ／Ｏの制御方式を説明する。上
記制御回路２は図２に示したＮ個目の第１クロックＣＬ
Ｋ１をカウントすると、クロック出力許可信号ＣＥＮを
“Ｌ”にする。上記複合ゲート３にクロック出力許可信
号ＣＥＮの“Ｌ”が供給され、第２クロックＣＬＫ２が
“Ｌ”となり、上記出力バッファ７ａがオフし、クロッ
ク出力端子ＴＣＬＫはフローティング状態となる。制御
回路２が図２に示したｎ＋１個目の第１クロックＣＬＫ
１をカウントすると、送信許可信号ＳＥＮを“Ｌ”にす
ることにより図１のラッチ５はリセットされ、データＴ
Ｄに“Ｌ”が出力される。データＴＤが“Ｌ”のとき、
出力バッファ７ｂはオフするため、データ送信端子ＳＯ
ＵＴはフローティングとなる。このとき、データ送信端
子ＳＯＵＴは上記Ｐチャネル出力禁止モードであり、
“Ｌ”データの出力を禁止してフローティングとなる
が、ネットワークＮ上で図１０に示したプルアップ抵抗
１２ｂによりプルアップされ“Ｈ”を出力した場合と同
等となる。なお、図２に示したクロック出力端子ＴＣＬ
Ｋとデータ送信端子ＳＯＵＴの“Ｈ”出力状態は便宜上
実践で示してあるが、外部的には破線で示したフローテ
ィング状態と同等である。
【００２０】本実施例によれば、データのみによってネ
ットワークＮへの出力のオン，オフを制御できるので、
従来例のゲート回路１１ａ，１１ｂを必要とせず、シリ
アルＩ／Ｏの回路規模を小さく実現できる。
ットワークＮへの出力のオン，オフを制御できるので、
従来例のゲート回路１１ａ，１１ｂを必要とせず、シリ
アルＩ／Ｏの回路規模を小さく実現できる。
【００２１】実施例２．本発明に係るシリアルＩ／Ｏの
制御方式の他の実施例を図３に示す。図中、図１と同じ
ものは同一の符号を付して説明を省略する。図３はクロ
ック同期型シリアル通信と非同期型シリアル通信との共
用タイプのシリアルＩ／Ｏに本発明を適用した例を示
す。このシリアルＩ／Ｏの送信部には送信クロック発生
回路１ａ，送信制御回路２ａ，送信シフトレジスタ９
が、受信部には受信クロック発生回路１ｂ，受信制御回
路２ｂ，受信シフトレジスタ２８がそれぞれ別個に設け
られており、また、送信シフトレジスタ９には非同期型
シリアル通信を行う場合に用いられるストップビット発
生回路８が備えられている。１０は第１クロックＣＬＫ
１を反転して上記ストップビット発生回路８，送信シフ
トレジスタ９，ラッチ５に供給するための反転回路であ
る。図３において、２９はクロック同期型シリアル通信
と非同期型シリアル通信とを切り替える制御ビット、３
０はこの制御ビット２９の出力に応じて第２クロックＣ
ＬＫ２と受信クロック発生回路１ｂの出力ＣＬＫ３とを
切り替え、受信クロックＲＣＬＫとして上記受信レジス
タ２８に供給する受信クロック切替回路である。
制御方式の他の実施例を図３に示す。図中、図１と同じ
ものは同一の符号を付して説明を省略する。図３はクロ
ック同期型シリアル通信と非同期型シリアル通信との共
用タイプのシリアルＩ／Ｏに本発明を適用した例を示
す。このシリアルＩ／Ｏの送信部には送信クロック発生
回路１ａ，送信制御回路２ａ，送信シフトレジスタ９
が、受信部には受信クロック発生回路１ｂ，受信制御回
路２ｂ，受信シフトレジスタ２８がそれぞれ別個に設け
られており、また、送信シフトレジスタ９には非同期型
シリアル通信を行う場合に用いられるストップビット発
生回路８が備えられている。１０は第１クロックＣＬＫ
１を反転して上記ストップビット発生回路８，送信シフ
トレジスタ９，ラッチ５に供給するための反転回路であ
る。図３において、２９はクロック同期型シリアル通信
と非同期型シリアル通信とを切り替える制御ビット、３
０はこの制御ビット２９の出力に応じて第２クロックＣ
ＬＫ２と受信クロック発生回路１ｂの出力ＣＬＫ３とを
切り替え、受信クロックＲＣＬＫとして上記受信レジス
タ２８に供給する受信クロック切替回路である。
【００２２】ここで、本実施例におけるクロック同期型
シリアル通信と非同期型シリアル通信とを切り替える動
作を説明する。例えば上記制御ビット２９の内容を
“０”とし、クロック同期型シリアル通信を選択した場
合、受信クロック切替回路３０は第２クロックＣＬＫ２
を有効にする。このとき、受信クロックＲＣＬＫは送信
クロックｔＣＬＫと同位相となる。また、制御ビット２
９の内容を“１”とし、非同期型シリアク通信を選択す
ると、受信クロック切替回路３０は受信クロック発生回
路１ｂの出力である第３クロックＣＬＫ３を有効にし、
送信と受信は独立し非同期で動作する。このとき、第３
クロックＣＬＫ３と受信クロックＲＣＬＫは同位相とな
る。また、受信制御回路２ｂは非同期型シリアル通信の
スタートビットをデータ受信端子ＳＩＮから受信する
と、受信許可信号ＲＥＮを受信クロック発生回路１ｂに
出力し、受信クロック発生回路１ｂの動作を開始させ
る。
シリアル通信と非同期型シリアル通信とを切り替える動
作を説明する。例えば上記制御ビット２９の内容を
“０”とし、クロック同期型シリアル通信を選択した場
合、受信クロック切替回路３０は第２クロックＣＬＫ２
を有効にする。このとき、受信クロックＲＣＬＫは送信
クロックｔＣＬＫと同位相となる。また、制御ビット２
９の内容を“１”とし、非同期型シリアク通信を選択す
ると、受信クロック切替回路３０は受信クロック発生回
路１ｂの出力である第３クロックＣＬＫ３を有効にし、
送信と受信は独立し非同期で動作する。このとき、第３
クロックＣＬＫ３と受信クロックＲＣＬＫは同位相とな
る。また、受信制御回路２ｂは非同期型シリアル通信の
スタートビットをデータ受信端子ＳＩＮから受信する
と、受信許可信号ＲＥＮを受信クロック発生回路１ｂに
出力し、受信クロック発生回路１ｂの動作を開始させ
る。
【００２３】ここで、上記ストップビット発生回路８の
機能について説明する。従来よりシリアルＩ／Ｏが出力
する送信クロックｔＣＬＫを既定の個数で停止させる方
法として２つの方法が考えられる。第１の方法は上記送
信制御回路２ａの中にカウンタを設け、送信クロックｔ
ＣＬＫまたは上記第２クロックＣＬＫ２または上記第１
クロックＣＬＫ１を直接カウントし既定の個数になると
上記送信クロック発生回路１ａを停止させる方法であ
り、第２の方法は送信停止時に上記送信シフトレジスタ
９内の送信データより下位のビットをクロック出力許可
信号ＣＥＮなどの制御信号により所定の値に設定し、送
信クロックｔＣＬＫにより送信シフトレジスタ９の全ビ
ットの内容が同一になったとき、送信クロック発生回路
１ａを停止させる方法である。上記の第１の方法は８ビ
ットクロック同期のようにクロック数が２進数に変換で
きる場合はカウンタのビット数が少なく、例えば８ビッ
トの場合、３ビットカウンタのオーバフローを終了信号
として使用でき、制御も簡単に行えるが、非同期型シリ
アル通信のようにモードによりクロック数が変わる場
合、カウンタのビット数が多くなり、かつ、それぞれの
モードに必要なクロック数を上記カウンタからデコード
して終了信号を作る必要があり、回路パターンが大きく
なってしまうという欠点があった。実施例２では上記第
２の方法を前提としているため、ストップビット発生回
路８は、リセット機能または初期設定機能を有するシフ
トレジスタにより構成される。
機能について説明する。従来よりシリアルＩ／Ｏが出力
する送信クロックｔＣＬＫを既定の個数で停止させる方
法として２つの方法が考えられる。第１の方法は上記送
信制御回路２ａの中にカウンタを設け、送信クロックｔ
ＣＬＫまたは上記第２クロックＣＬＫ２または上記第１
クロックＣＬＫ１を直接カウントし既定の個数になると
上記送信クロック発生回路１ａを停止させる方法であ
り、第２の方法は送信停止時に上記送信シフトレジスタ
９内の送信データより下位のビットをクロック出力許可
信号ＣＥＮなどの制御信号により所定の値に設定し、送
信クロックｔＣＬＫにより送信シフトレジスタ９の全ビ
ットの内容が同一になったとき、送信クロック発生回路
１ａを停止させる方法である。上記の第１の方法は８ビ
ットクロック同期のようにクロック数が２進数に変換で
きる場合はカウンタのビット数が少なく、例えば８ビッ
トの場合、３ビットカウンタのオーバフローを終了信号
として使用でき、制御も簡単に行えるが、非同期型シリ
アル通信のようにモードによりクロック数が変わる場
合、カウンタのビット数が多くなり、かつ、それぞれの
モードに必要なクロック数を上記カウンタからデコード
して終了信号を作る必要があり、回路パターンが大きく
なってしまうという欠点があった。実施例２では上記第
２の方法を前提としているため、ストップビット発生回
路８は、リセット機能または初期設定機能を有するシフ
トレジスタにより構成される。
【００２４】この種のシフトレジスタから上記送信シフ
トレジスタ９を構成することにより、上記第２の方法は
図５，図６の模式図に示すように実施される。図５は送
信停止時（送信前）、図６は送信終了時を示す。図５，
図６において、ＳＢ１，ＳＢ２はストップビット、ＰＢ
はパリティビット、ＳＴＢはスタートビット、５は上記
ラッチ、９はリセット機能を有する送信シフトレジス
タ、６０は上記各ビットの内容を出力されてその所定値
にもとづき送信終了信号Ｆを出力するゲート回路であ
る。また図中の破線矢印は送信モードに応じてストップ
ビットの個数（２または１），パリティの有無等を選択
するバイパス回路によりバイパス可能なことを示す。図
５の状態から、送信が開始されると、送信データは順次
シフトされ、スタートビットＳＴＢ，８ビットのデータ
Ｄ０〜Ｄ７，パリティビットＰＢ，ストップビットＳＢ
１，ＳＢ２の各ビットのうち、送信データより下位とな
ったビットは順次所定値（例えば“０”）にリセットさ
れる。図６のゲート回路６０には、これらビットの値
（図６では全て“０”）と送信クロックの反転とが供給
され、このゲート回路６０の最終ゲート６０ａにより上
記ストップビットＳＢ１の値（例えば“１”）が検出さ
れると、送信終了信号Ｆがイネーブルとなり、この送信
終了信号Ｆを供給された送信制御回路２ａは送信許可信
号ＳＥＮを“Ｌ”として送信クロック発生回路１ａを停
止させ、クロック出力許可信号ＣＥＮも“Ｌ”となり、
送信クロックの出力が禁止される。
トレジスタ９を構成することにより、上記第２の方法は
図５，図６の模式図に示すように実施される。図５は送
信停止時（送信前）、図６は送信終了時を示す。図５，
図６において、ＳＢ１，ＳＢ２はストップビット、ＰＢ
はパリティビット、ＳＴＢはスタートビット、５は上記
ラッチ、９はリセット機能を有する送信シフトレジス
タ、６０は上記各ビットの内容を出力されてその所定値
にもとづき送信終了信号Ｆを出力するゲート回路であ
る。また図中の破線矢印は送信モードに応じてストップ
ビットの個数（２または１），パリティの有無等を選択
するバイパス回路によりバイパス可能なことを示す。図
５の状態から、送信が開始されると、送信データは順次
シフトされ、スタートビットＳＴＢ，８ビットのデータ
Ｄ０〜Ｄ７，パリティビットＰＢ，ストップビットＳＢ
１，ＳＢ２の各ビットのうち、送信データより下位とな
ったビットは順次所定値（例えば“０”）にリセットさ
れる。図６のゲート回路６０には、これらビットの値
（図６では全て“０”）と送信クロックの反転とが供給
され、このゲート回路６０の最終ゲート６０ａにより上
記ストップビットＳＢ１の値（例えば“１”）が検出さ
れると、送信終了信号Ｆがイネーブルとなり、この送信
終了信号Ｆを供給された送信制御回路２ａは送信許可信
号ＳＥＮを“Ｌ”として送信クロック発生回路１ａを停
止させ、クロック出力許可信号ＣＥＮも“Ｌ”となり、
送信クロックの出力が禁止される。
【００２５】本実施例は、クロック同期型シリアル通信
の場合にも上記ストップビット発生回路８を有効とし、
データ送信完了後、外部に出力されない第１クロックＣ
ＬＫ１の反転クロックによりストップビットを出力させ
ることによりネットワークＮに“Ｈ”出力させフローテ
ィング状態とするものである。図６に示した一例ではス
トップビットＳＢ１を終了検出用のデータとして用いて
いるが、２個のストップビットＳＢ１，ＳＢ２を用いる
ことにより、最終のデータＴＤは必ず“Ｈ”とすること
ができる。
の場合にも上記ストップビット発生回路８を有効とし、
データ送信完了後、外部に出力されない第１クロックＣ
ＬＫ１の反転クロックによりストップビットを出力させ
ることによりネットワークＮに“Ｈ”出力させフローテ
ィング状態とするものである。図６に示した一例ではス
トップビットＳＢ１を終了検出用のデータとして用いて
いるが、２個のストップビットＳＢ１，ＳＢ２を用いる
ことにより、最終のデータＴＤは必ず“Ｈ”とすること
ができる。
【００２６】本実施例におけるクロック同期型シリアル
通信の動作は実施例１．とほぼ同様であり、以下、異な
る点を述べる。なお、図２との比較を容易とするため、
図４に本実施例におけるクロック同期型シリアル通信に
よるデータ送信の動作タイミング図を例として示す。図
中、図２と同じものは同一符号を付して説明を省略す
る。図５，図６に示した制御方式により上記ストップビ
ットＳＢ１の所定値が検出され、送信クロックの出力が
禁止されると、ｎ＋１個目の第１クロックＣＬＫ１の反
転クロックにより上記ストップビットＳＢ２の値をデー
タＴＤに出力させ、ネットワークＮをフローティング状
態とする。
通信の動作は実施例１．とほぼ同様であり、以下、異な
る点を述べる。なお、図２との比較を容易とするため、
図４に本実施例におけるクロック同期型シリアル通信に
よるデータ送信の動作タイミング図を例として示す。図
中、図２と同じものは同一符号を付して説明を省略す
る。図５，図６に示した制御方式により上記ストップビ
ットＳＢ１の所定値が検出され、送信クロックの出力が
禁止されると、ｎ＋１個目の第１クロックＣＬＫ１の反
転クロックにより上記ストップビットＳＢ２の値をデー
タＴＤに出力させ、ネットワークＮをフローティング状
態とする。
【００２７】本実施例によれば、シリアルＩ／Ｏの送信
部のバスライン上に従来例のゲート回路１１ａ，１１ｂ
が不用となり、また、送信許可信号ＳＥＮの信号線５０
も不用となり、回路規模を小さく実現できる。
部のバスライン上に従来例のゲート回路１１ａ，１１ｂ
が不用となり、また、送信許可信号ＳＥＮの信号線５０
も不用となり、回路規模を小さく実現できる。
【００２８】実施例３．本発明に係るシリアルＩ／Ｏの
制御方式の他の実施例を図７に示す。図中、図１及び図
３と同じものは同一の符号を付して説明を省略する。図
において、４０は上記シフトレジスタ４の入力をデータ
受信端子ＳＩＮと“Ｈ”データ入力とに切り替えるため
のスイッチ、４１は“Ｈ”データを供給するための電源
である。
制御方式の他の実施例を図７に示す。図中、図１及び図
３と同じものは同一の符号を付して説明を省略する。図
において、４０は上記シフトレジスタ４の入力をデータ
受信端子ＳＩＮと“Ｈ”データ入力とに切り替えるため
のスイッチ、４１は“Ｈ”データを供給するための電源
である。
【００２９】従来の図１０に示したネットワークＮでシ
リアル通信を行う場合、送信を行うシリアルＩ／Ｏは自
らが送信したデータをデータ受信端子ＳＩＮから受け取
るだけであるから、データ受信端子ＳＩＮは必ずしもシ
フトレジスタ４に接続されていなくてもよい。送信を行
う場合は、シフトレジスタ４の入力をスイッチ４０を切
り替えることによって“Ｈ”データ入力に接続して、デ
ータ送信完了後、外部に出力されないクロックＣＬＫ１
の反転クロックによりこの“Ｈ”入力データを出力させ
る。これにより、ネットワークＮに“Ｈ”を出力してフ
ローティング状態とすることができ、上記各実施例と同
様の効果が得られる。
リアル通信を行う場合、送信を行うシリアルＩ／Ｏは自
らが送信したデータをデータ受信端子ＳＩＮから受け取
るだけであるから、データ受信端子ＳＩＮは必ずしもシ
フトレジスタ４に接続されていなくてもよい。送信を行
う場合は、シフトレジスタ４の入力をスイッチ４０を切
り替えることによって“Ｈ”データ入力に接続して、デ
ータ送信完了後、外部に出力されないクロックＣＬＫ１
の反転クロックによりこの“Ｈ”入力データを出力させ
る。これにより、ネットワークＮに“Ｈ”を出力してフ
ローティング状態とすることができ、上記各実施例と同
様の効果が得られる。
【００３０】本実施例では、データ送信を行う場合のみ
入力を“Ｈ”に固定すればよい。データ受信の場合は送
信データを全ビット“Ｈ”とすることで送信部はハイイ
ンピーダンスとなるため、シフトレジスタ４への送信デ
ータ書き込み時、書き込んだデータが全ビット“Ｈ”か
否かをチェックし、結果に応じて入力を切り替えればよ
い。図８は上記手順を行う入力切替回路の具体例を示す
構成図である。図において、４２はＡＮＤ回路、４３は
ラッチ、４４は入力切替回路、４５はシフトレジスタ書
き込み信号線である。入力切替回路４４によって、シフ
トレジスタ４に書き込まれたデータが全ビット“Ｈ”の
時のみ、データ受信端子ＳＩＮの入力データが有効とな
る。全ビット“Ｈ”でない場合、シフトレジスタ４の入
力は“Ｈ”に固定される。また、送信，受信をビット制
御する場合、ラッチ４３をプログラムできる制御ビット
で構成すればラッチ４３に入力するＡＮＤ回路４２は不
用となる。全ビット“Ｈ”のデータを送信データとして
出力する場合は、最終の送信データが“Ｈ”であるた
め、送信終了後ネットワークＮはフローティング状態と
なる。受信と送信を同一のシフトレジスタ４で行う場
合、上述したように内部データで終了検出を行うことが
できないため、終了検出は制御回路２内のカウンタで行
っている。したがって、データ送信の場合は送信クロッ
クｔＣＬＫをｎ個とすると図２に示したように第１クロ
ックＣＬＫ１がｎ＋１個となるよう構成すれば、最初に
シフトレジスタが取り込んだ“Ｈ”データが最終データ
として出力され、ネットワークＮはフローティング状態
で停止する。
入力を“Ｈ”に固定すればよい。データ受信の場合は送
信データを全ビット“Ｈ”とすることで送信部はハイイ
ンピーダンスとなるため、シフトレジスタ４への送信デ
ータ書き込み時、書き込んだデータが全ビット“Ｈ”か
否かをチェックし、結果に応じて入力を切り替えればよ
い。図８は上記手順を行う入力切替回路の具体例を示す
構成図である。図において、４２はＡＮＤ回路、４３は
ラッチ、４４は入力切替回路、４５はシフトレジスタ書
き込み信号線である。入力切替回路４４によって、シフ
トレジスタ４に書き込まれたデータが全ビット“Ｈ”の
時のみ、データ受信端子ＳＩＮの入力データが有効とな
る。全ビット“Ｈ”でない場合、シフトレジスタ４の入
力は“Ｈ”に固定される。また、送信，受信をビット制
御する場合、ラッチ４３をプログラムできる制御ビット
で構成すればラッチ４３に入力するＡＮＤ回路４２は不
用となる。全ビット“Ｈ”のデータを送信データとして
出力する場合は、最終の送信データが“Ｈ”であるた
め、送信終了後ネットワークＮはフローティング状態と
なる。受信と送信を同一のシフトレジスタ４で行う場
合、上述したように内部データで終了検出を行うことが
できないため、終了検出は制御回路２内のカウンタで行
っている。したがって、データ送信の場合は送信クロッ
クｔＣＬＫをｎ個とすると図２に示したように第１クロ
ックＣＬＫ１がｎ＋１個となるよう構成すれば、最初に
シフトレジスタが取り込んだ“Ｈ”データが最終データ
として出力され、ネットワークＮはフローティング状態
で停止する。
【００３１】
【発明の効果】請求項１の発明によれば、データ送信端
子にＰチャネル出力禁止モードを有し、上記Ｐチャネル
出力禁止モードで送信データ出力完了後“Ｈ”データを
出力し、ネットワークをフローティング状態とするの
で、出力部のゲート回路を不用とし、シリアルＩ／Ｏの
回路規模を小さく実現できる。
子にＰチャネル出力禁止モードを有し、上記Ｐチャネル
出力禁止モードで送信データ出力完了後“Ｈ”データを
出力し、ネットワークをフローティング状態とするの
で、出力部のゲート回路を不用とし、シリアルＩ／Ｏの
回路規模を小さく実現できる。
【００３２】請求項２の発明によれば、シフトレジスタ
とデータ送信端子の間に制御回路から出力される送信許
可信号がディスイネーブルのときセットまたはリセット
されるラッチを設け送信禁止時に出力データが“Ｈ”に
なるよう構成したので、出力部のゲート回路を不用と
し、シリアルＩ／Ｏの回路規模を小さく実現できる。
とデータ送信端子の間に制御回路から出力される送信許
可信号がディスイネーブルのときセットまたはリセット
されるラッチを設け送信禁止時に出力データが“Ｈ”に
なるよう構成したので、出力部のゲート回路を不用と
し、シリアルＩ／Ｏの回路規模を小さく実現できる。
【００３３】請求項３の発明によれば、送信シフトレジ
スタと受信シフトレジスタを有し、上記送信シフトレジ
スタの入力を“Ｈ”に固定して、送信データ出力完了後
“Ｈ”データが出力されるよう構成したので、出力部の
ゲート回路を不用とするとともに、バスライン上の信号
線を少なくし、シリアルＩ／Ｏの回路規模を小さく実現
できる。
スタと受信シフトレジスタを有し、上記送信シフトレジ
スタの入力を“Ｈ”に固定して、送信データ出力完了後
“Ｈ”データが出力されるよう構成したので、出力部の
ゲート回路を不用とするとともに、バスライン上の信号
線を少なくし、シリアルＩ／Ｏの回路規模を小さく実現
できる。
【００３４】請求項４の発明によれば、送信シフトレジ
スタと、受信シフトレジスタと、ストップビット発生回
路を有し、上記ストップビット発生回路の出力“Ｈ”を
上記送信シフトレジスタに入力し、送信データ出力後ス
トップビットの“Ｈ”を出力するので、バスライン上の
配線を少なくすることができ、また出力部のゲート回路
を不用として構成を簡単にでき、シリアルＩ／Ｏの回路
規模を小さく実現できる。
スタと、受信シフトレジスタと、ストップビット発生回
路を有し、上記ストップビット発生回路の出力“Ｈ”を
上記送信シフトレジスタに入力し、送信データ出力後ス
トップビットの“Ｈ”を出力するので、バスライン上の
配線を少なくすることができ、また出力部のゲート回路
を不用として構成を簡単にでき、シリアルＩ／Ｏの回路
規模を小さく実現できる。
【図１】本発明に係るシリアルＩ／Ｏの制御方式の一実
施例を示すブロック構成図である。
施例を示すブロック構成図である。
【図２】図１の実施例を説明するための動作タイミング
図である。
図である。
【図３】本発明に係るシリアルＩ／Ｏの制御方式の他の
実施例を示すブロック構成図である。
実施例を示すブロック構成図である。
【図４】図３の実施例を説明するための動作タイミング
図である。
図である。
【図５】本発明に係るストップビット発生回路の具体例
における送信停止時を示す模式図である。
における送信停止時を示す模式図である。
【図６】本発明に係るストップビット発生回路の具体例
における送信終了時を示す模式図である。
における送信終了時を示す模式図である。
【図７】本発明に係るシリアルＩ／Ｏの制御方式の他の
実施例を示すブロック構成図である。
実施例を示すブロック構成図である。
【図８】本発明に係る入力切替回路の具体例を示す構成
図である。
図である。
【図９】従来のシリアルＩ／Ｏの制御方式の一例を示す
ブロック構成図である。
ブロック構成図である。
【図１０】従来のシリアルＩ／Ｏを複数個ネットワーク
を介して接続した場合の構成図である。
を介して接続した場合の構成図である。
【図１１】従来のシリアルＩ／Ｏの制御方式を説明する
ための動作タイミング図である。
ための動作タイミング図である。
【図１２】従来の同期クロック発生回路の具体例を示す
ブロック構成図である。
ブロック構成図である。
【図１３】図１２に示した１／２分周器の内部構成の一
例を示す概略回路図である。
例を示す概略回路図である。
【図１４】従来のシフトレジスタの具体例を示すブロッ
ク構成図である。
ク構成図である。
【図１５】図１４に示した読み出しバッファの内部構成
の一例を示す回路図である。
の一例を示す回路図である。
【図１６】従来のシフトレジスタの具体例におけるデー
タの移動タイミングを示す図である。
タの移動タイミングを示す図である。
【図１７】図１２に示した１／２分周器の動作を説明す
るためのタイミング図である。
るためのタイミング図である。
１ 同期クロック発生回路 ２ 制御回路 ３ 複合ゲート ４ シフトレジスタ ５ ラッチ ＳＯＵＴ データ送信端子 ＳＥＮ 送信許可信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図９は内部クロックで動作する場合の従
来のシリアルＩ／Ｏの制御方式の一例を示すブロック図
である。図において、１は同期クロック発生回路で、同
期クロックとしての第１クロックＣＬＫ１を出力する。
２は送受信を制御する制御回路で、送信条件，受信条件
の判定を行うことにより送受信許可信号ＳＥＮを出力
し、上記同期クロック発生回路１の動作許可を行うとと
もに、クロック出力許可信号ＣＥＮを出力し、上記第１
クロックＣＬＫ１の値を外部に出力することを許可す
る。３は上記同期クロック発生回路１から出力される第
１クロックＣＬＫ１と上記制御回路２から出力されるク
ロック出力許可信号ＣＥＮとから第２クロックＣＬＫ２
をつくるスイッチング手段としての複合ゲートで、上記
第１クロックＣＬＫ１の値を外部へ出力するかしないか
をクロック出力許可信号ＣＥＮにもとづいて切り替え
る。４は上記第２クロックＣＬＫ２の立ち上がりデータ
のシフトを行うシフトレジスタ、５は第２クロックＣＬ
Ｋ２の“Ｈ”入力から次の“Ｈ”入力までデータを保持
するラッチ、６はデータバス、７ａ，７ｂはＣＭＯＳバ
ッファ等からなる出力バッファ、１１ａは制御回路２の
出力する上記送信許可信号ＳＥＮが“Ｈ”のとき、上記
複合ゲート３からの第２クロックＣＬＫ２をそのまま出
力する２入力のゲート回路、１１ｂは送信許可信号ＳＥ
Ｎが“Ｈ”のとき、上記ラッチ５からのデータＴＤを反
転して出力する２入力のゲート回路である。また、５０
は送信許可信号線で上記ゲート回路１１ａ，１１ｂに接
続される。なお、上記制御回路２は上記機能の他に、例
えばクロック同期型シリアル通信専用（シフトレジスタ
４が送受信共用）の場合、同期クロック発生回路１の出
力（第１クロックＣＬＫ１）をカウントし、当該クロッ
クを既定の数で停止させることによってクロック同期型
シリアル通信の終了を検出する。さらには上記クロック
出力許可信号ＣＥＮにより、送信クロックｔＣＬＫの出
力許可状態と出力禁止状態とを設定する等の機能を有す
る。
来のシリアルＩ／Ｏの制御方式の一例を示すブロック図
である。図において、１は同期クロック発生回路で、同
期クロックとしての第１クロックＣＬＫ１を出力する。
２は送受信を制御する制御回路で、送信条件，受信条件
の判定を行うことにより送受信許可信号ＳＥＮを出力
し、上記同期クロック発生回路１の動作許可を行うとと
もに、クロック出力許可信号ＣＥＮを出力し、上記第１
クロックＣＬＫ１の値を外部に出力することを許可す
る。３は上記同期クロック発生回路１から出力される第
１クロックＣＬＫ１と上記制御回路２から出力されるク
ロック出力許可信号ＣＥＮとから第２クロックＣＬＫ２
をつくるスイッチング手段としての複合ゲートで、上記
第１クロックＣＬＫ１の値を外部へ出力するかしないか
をクロック出力許可信号ＣＥＮにもとづいて切り替え
る。４は上記第２クロックＣＬＫ２の立ち上がりデータ
のシフトを行うシフトレジスタ、５は第２クロックＣＬ
Ｋ２の“Ｈ”入力から次の“Ｈ”入力までデータを保持
するラッチ、６はデータバス、７ａ，７ｂはＣＭＯＳバ
ッファ等からなる出力バッファ、１１ａは制御回路２の
出力する上記送信許可信号ＳＥＮが“Ｈ”のとき、上記
複合ゲート３からの第２クロックＣＬＫ２をそのまま出
力する２入力のゲート回路、１１ｂは送信許可信号ＳＥ
Ｎが“Ｈ”のとき、上記ラッチ５からのデータＴＤを反
転して出力する２入力のゲート回路である。また、５０
は送信許可信号線で上記ゲート回路１１ａ，１１ｂに接
続される。なお、上記制御回路２は上記機能の他に、例
えばクロック同期型シリアル通信専用（シフトレジスタ
４が送受信共用）の場合、同期クロック発生回路１の出
力（第１クロックＣＬＫ１）をカウントし、当該クロッ
クを既定の数で停止させることによってクロック同期型
シリアル通信の終了を検出する。さらには上記クロック
出力許可信号ＣＥＮにより、送信クロックｔＣＬＫの出
力許可状態と出力禁止状態とを設定する等の機能を有す
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】図１１は従来のシリアルＩ／Ｏの制御方式
の一例を示す動作タイミング図である。以下、図９ない
し図１１を参照して従来のシリアルＩ／Ｏの制御方式に
ついて説明する。非送信状態では、上記制御回路２から
出力される送信許可信号ＳＥＮは“Ｌ”である。この時
ゲート１１ａ，１１ｂの出力は“Ｌ”となるため出力バ
ッファ７ａ，７ｂはオフ状態となり、クロック出力端子
ＴＣＬＫ及びデータ送信端子ＳＯＵＴはフローティング
状態となる。この時ネットワークＮ上のクロック線１３
ａ及びデータ線１３ｂはプルアップ抵抗１２ａ，１２ｂ
により“Ｈ”状態となる。送信許可状態になると、制御
回路２は送信許可信号ＳＥＮを“Ｈ”にして同期クロッ
ク発生回路１及びゲート１１ａ，１１ｂを能動状態にす
る。同期クロック発生回路１は送信許可信号ＳＥＮが
“Ｈ”になると動作を開始し、第１クロックＣＬＫ１を
出力する。送信許可信号ＳＥＮとほぼ同時に制御回路２
はクロック出力許可信号ＣＥＮを“Ｈ”にして複合ゲー
ト３を有効にする。複合ゲート３はクロック出力許可信
号ＣＥＮが“Ｈ”の時、第１クロックＣＬＫ１を反転し
第２クロックＣＬＫ２として出力する。第１クロックＣ
ＬＫ１が“Ｌ”の時、第２クロックＣＬＫ２が“Ｈ”に
なり、ゲート１１ａが“Ｈ”を出力し、出力バッファ７
ａがオンし、クロック出力端子ＴＣＬＫに“Ｌ”が出力
される。逆に、第１クロックＣＬＫ１が“Ｈ”の時第２
クロックＣＬＫ２が“Ｌ”となりゲート１１ａは“Ｌ”
を出力し、出力バッファ７ａがオフしクロック出力端子
ＴＣＬＫ出力はフローティングとなるが、ネットワーク
Ｎのプルアップ抵抗１２ａによりプリアップされ“Ｈ”
出力と同等の状態となる。シフトレジスタ４は第２クロ
ックＣＬＫ２の立ち上がりでデータをシフトしラッチ５
に出力する。ラッチ５は第２クロックＣＬＫ２が“Ｈ”
期間にデータをラッチし、第２クロックＣＬＫ２がつぎ
に“Ｈ”になるまでこのデータを保持しデータＴＤとし
て出力する。データＴＤが“Ｌ”の時、ゲート１１ｂの
出力は“Ｈ”となり、出力バッファ７ｂがオンしデータ
送信端子ＳＯＵＴに“Ｌ”が出力される。逆に、データ
ＴＤが“Ｈ”の時、ゲート１１ｂの出力は“Ｌ”とな
り、出力バッファ７ｂがオフしデータ送信端子ＳＯＵＴ
はフローティングとなるが、ネットワークＮ上でプルア
ップ抵抗１２ｂによりプルアップされ“Ｈ”を出力した
場合と同等となる。制御回路２は第１クロックＣＬＫ１
をカウントし、例えばシフトレジスタ４のビット数をｎ
とするとｎ個目のクロックの立ち上がりでクロック出力
許可信号ＣＥＮを“Ｌ”にしてクロックが出力されない
ようにし、ｎ＋１個目のクロックの立ち下がりで送信許
可信号ＳＥＮを“Ｌ”にしてクロック出力端子ＴＣＬＫ
及びデータ送信端子ＳＯＵＴをフローティング状態とし
同期クロック発生回路１の動作を禁止する。同期クロッ
ク発生回路１は送信許可信号ＳＥＮが“Ｌ”になると第
１クロックＣＬＫ１が“Ｈ”になったところで動作を停
止する。なお、図１１でクロック出力端子ＴＣＬＫとデ
ータ送信端子ＳＯＵＴの“Ｈ”出力状態は便宜上実践で
示してあるが、外部的には破線で示したフローティング
状態と同等である。
の一例を示す動作タイミング図である。以下、図９ない
し図１１を参照して従来のシリアルＩ／Ｏの制御方式に
ついて説明する。非送信状態では、上記制御回路２から
出力される送信許可信号ＳＥＮは“Ｌ”である。この時
ゲート１１ａ，１１ｂの出力は“Ｌ”となるため出力バ
ッファ７ａ，７ｂはオフ状態となり、クロック出力端子
ＴＣＬＫ及びデータ送信端子ＳＯＵＴはフローティング
状態となる。この時ネットワークＮ上のクロック線１３
ａ及びデータ線１３ｂはプルアップ抵抗１２ａ，１２ｂ
により“Ｈ”状態となる。送信許可状態になると、制御
回路２は送信許可信号ＳＥＮを“Ｈ”にして同期クロッ
ク発生回路１及びゲート１１ａ，１１ｂを能動状態にす
る。同期クロック発生回路１は送信許可信号ＳＥＮが
“Ｈ”になると動作を開始し、第１クロックＣＬＫ１を
出力する。送信許可信号ＳＥＮとほぼ同時に制御回路２
はクロック出力許可信号ＣＥＮを“Ｈ”にして複合ゲー
ト３を有効にする。複合ゲート３はクロック出力許可信
号ＣＥＮが“Ｈ”の時、第１クロックＣＬＫ１を反転し
第２クロックＣＬＫ２として出力する。第１クロックＣ
ＬＫ１が“Ｌ”の時、第２クロックＣＬＫ２が“Ｈ”に
なり、ゲート１１ａが“Ｈ”を出力し、出力バッファ７
ａがオンし、クロック出力端子ＴＣＬＫに“Ｌ”が出力
される。逆に、第１クロックＣＬＫ１が“Ｈ”の時第２
クロックＣＬＫ２が“Ｌ”となりゲート１１ａは“Ｌ”
を出力し、出力バッファ７ａがオフしクロック出力端子
ＴＣＬＫ出力はフローティングとなるが、ネットワーク
Ｎのプルアップ抵抗１２ａによりプリアップされ“Ｈ”
出力と同等の状態となる。シフトレジスタ４は第２クロ
ックＣＬＫ２の立ち上がりでデータをシフトしラッチ５
に出力する。ラッチ５は第２クロックＣＬＫ２が“Ｈ”
期間にデータをラッチし、第２クロックＣＬＫ２がつぎ
に“Ｈ”になるまでこのデータを保持しデータＴＤとし
て出力する。データＴＤが“Ｌ”の時、ゲート１１ｂの
出力は“Ｈ”となり、出力バッファ７ｂがオンしデータ
送信端子ＳＯＵＴに“Ｌ”が出力される。逆に、データ
ＴＤが“Ｈ”の時、ゲート１１ｂの出力は“Ｌ”とな
り、出力バッファ７ｂがオフしデータ送信端子ＳＯＵＴ
はフローティングとなるが、ネットワークＮ上でプルア
ップ抵抗１２ｂによりプルアップされ“Ｈ”を出力した
場合と同等となる。制御回路２は第１クロックＣＬＫ１
をカウントし、例えばシフトレジスタ４のビット数をｎ
とするとｎ個目のクロックの立ち上がりでクロック出力
許可信号ＣＥＮを“Ｌ”にしてクロックが出力されない
ようにし、ｎ＋１個目のクロックの立ち下がりで送信許
可信号ＳＥＮを“Ｌ”にしてクロック出力端子ＴＣＬＫ
及びデータ送信端子ＳＯＵＴをフローティング状態とし
同期クロック発生回路１の動作を禁止する。同期クロッ
ク発生回路１は送信許可信号ＳＥＮが“Ｌ”になると第
１クロックＣＬＫ１が“Ｈ”になったところで動作を停
止する。なお、図１１でクロック出力端子ＴＣＬＫとデ
ータ送信端子ＳＯＵＴの“Ｈ”出力状態は便宜上実践で
示してあるが、外部的には破線で示したフローティング
状態と同等である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7341−5Ｋ Ｈ０４Ｌ 11/00 ３２０
Claims (4)
- 【請求項１】 同期クロック発生回路と、該同期クロッ
ク発生回路の出力する同期クロックを外部へ出力するか
しないかを切り替えるスイッチング手段と、上記同期ク
ロックに同期してデータをシフトしネットワーク上にデ
ータを出力するシフトレジスタと、送信条件，受信条件
の判定を行うことにより送信許可信号及び受信許可信号
を出力し、上記同期クロック発生回路の動作許可を行う
制御回路とを備えたシリアルＩ／Ｏにおいて、データ送
信端子にＰチャネル出力禁止モードを有し、上記Ｐチレ
ネル出力禁止モードで送信データ出力完了後、“Ｈ”デ
ータを出力し、ネットワークをフローティング状態とす
ることを特徴とするシリアルＩ／Ｏの制御方式。 - 【請求項２】 シフトレジスタとデータ送信端子の間に
制御回路から出力される送信許可信号がディスイネーブ
ルのときセットまたはリセットされるラッチを設け送信
禁止時に出力データが“Ｈ”になるよう構成したことを
特徴とする請求項第１項記載のシリアルＩ／Ｏの制御方
式。 - 【請求項３】 送信シフトレジスタと、受信シフトレジ
スタを有し、上記送信シフトレジスタの入力を“Ｈ”に
固定して、送信データ出力完了後“Ｈ”データが出力さ
れるよう構成したことを特徴とする請求項第１項記載の
シリアルＩ／Ｏの制御方式。 - 【請求項４】 送信シフトレジスタと、受信シフトレジ
スタと、ストップビット発生回路を有し、上記ストップ
ビット発生回路の出力“Ｈ”を上記送信シフトレジスタ
に入力し、送信データ出力後ストップビットの“Ｈ”を
出力することを特徴とする請求項第１項記載のシリアル
Ｉ／Ｏの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225115A JPH0653964A (ja) | 1992-07-31 | 1992-07-31 | シリアルｉ／ｏの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225115A JPH0653964A (ja) | 1992-07-31 | 1992-07-31 | シリアルｉ／ｏの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653964A true JPH0653964A (ja) | 1994-02-25 |
Family
ID=16824210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225115A Pending JPH0653964A (ja) | 1992-07-31 | 1992-07-31 | シリアルｉ／ｏの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016203987A1 (ja) * | 2015-06-15 | 2016-12-22 | ソニー株式会社 | 送信装置、受信装置、および通信システム、ならびに、信号送信方法、信号受信方法、および通信方法 |
-
1992
- 1992-07-31 JP JP4225115A patent/JPH0653964A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016203987A1 (ja) * | 2015-06-15 | 2016-12-22 | ソニー株式会社 | 送信装置、受信装置、および通信システム、ならびに、信号送信方法、信号受信方法、および通信方法 |
| US10419200B2 (en) | 2015-06-15 | 2019-09-17 | Sony Corporation | Transmission device, reception device, communication system, signal transmission method, signal reception method, and communication method |
| US10944536B2 (en) | 2015-06-15 | 2021-03-09 | Sony Corporation | Transmission device, reception device, communication system, signal transmission method, signal reception method, and communication method |
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